随笔分类 -  Verilog HDL

Reset（复位信号）
摘要：Reset（复位信号），在开机时提供bai一个脉冲宽度大于2ms的正脉冲信号； Reset信号只是在复位（重启）时才会提供。 阅读全文
posted @ 2020-12-30 10:12 江北一滴水 阅读(511) 评论(0) 推荐(0)
在Verilog里边 always@(*)语句是什么意思？
摘要：在Verilog中always@()语句的意思是always模块中的任何一bai个输入信号或电平发生变化时，该语句下方的模块将被执行... 阅读全文
posted @ 2020-12-29 18:43 江北一滴水 阅读(750) 评论(0) 推荐(0)
verilog中的^表示什么意思
摘要：按位异或 A=010100，B=100010，则A^B=110110 阅读全文
posted @ 2020-12-29 18:41 江北一滴水 阅读(598) 评论(0) 推荐(0)
verilog中＜＜是什么意思
摘要：例如： assign{y,tmp}={a,a}<<rotate_cnt 表示： {a,a}左移rotate_cnt位,左边的rota... 阅读全文
posted @ 2020-12-29 18:40 江北一滴水 阅读(385) 评论(0) 推荐(0)
verilog中的赋值运算符＜=具体是什么意思
摘要：在Verilog中有两种类型的bai赋du值语句：阻塞赋zhi值语句（“=”）dao和非阻塞赋值语句（“zhuan<=”） 阻塞：s... 阅读全文
posted @ 2020-12-29 13:22 江北一滴水 阅读(558) 评论(0) 推荐(0)
verilog中的timescale用法
摘要：描述: timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真 时的时间单位和时间精度。格式如下： ``timescale` 仿真时间单位/时间精度 注意：用于说明仿真时间单位和时间精度的 数字只能是1、10、100，不能为其它的数字。而且，时间精度不能比时间单 阅读全文
posted @ 2020-12-28 19:44 江北一滴水 阅读(810) 评论(0) 推荐(0)