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在第二个时钟周期 PSEL选择信号拉高，同时给出地址和写信号，但是此时PENABLE是低电平，从设备还不能将数据线上的数据写进它本身 在第三个时钟周期，PENABLE拉高 在第四个时钟上升沿，从设备将PWDATA上的数据写进它本身 写传输就是将主设备中的数据写到从设备中 对于读传输，也是一样；实际上 阅读全文
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7.1什么是STA环境 表现为时序约束 7.2时钟定义 典型： 7.2.1clock uncertainty 约束： 建立时钟不确定性缩短了有效时钟周期，保持时间不确定性增加了require time，就是说需要保持的时间更长了 还有在时钟边界上的时钟不确定性 讲的不是很细 没图 7.2.2cloc 阅读全文
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5.1概述 5.1.1延时计算基础 本章不考虑互联线上的电容影响。transition time和slew 本质上一样。对于多输入引脚单元来说，不同的输入引脚引发不同的输出转换时间值。单元延时由输入引脚转换时间和输出负载共同决定。 5.1.2含互联线延时计算 布图之前的时序 正如第四章所介绍的，布图 阅读全文
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DES是一种使用56位密钥对64位长分组进行加密的密码 DES对明文中每个分组的加密过程都包含16轮，每轮操作完全相同，每一轮会使用不同的子密钥，所有子密钥都是从主密钥推导而来的。 DES是Feistel密码，优势是加解密过程几乎完全相同。DES解密仅需要密钥编排。 将64位的明文进行初始置换 此明 阅读全文
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因为分析时理想化了输出特性曲线，认为0到1的翻转瞬间完成“突变”，但实际上变化有一个过程。高于VH才算1，低于VL才算0，中间的既不是1也不是0。如果输入信号刚好在寄存器不能判断的区间，那么输出就不能判断是0还是1，即亚稳态。（边沿采样边沿，数据不满足建立时间or保持时间）。 MTBFmean ti 阅读全文
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单bit跨时钟域传输 单bitCDC 快时钟 to 慢时钟 如果是电平信号传输直接用两级同步器 信号宽度问题：信号位宽有限的情况下，由于快时钟域下数据可能会多次改变，慢时钟可能来不及采样，导致数据丢失。 快时钟域的信号宽度必须是慢时钟域时钟周期的1.5倍以上，也就是持续3个时钟沿以上（上升下降沿都算 阅读全文
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英文简历需要符合国外的一些约定俗成的格式和语法表达 通常来讲，英文简历分为profile，education，experience，addtional information四个部分。 profile： 为了避免歧视，性别，婚否，民族，照片等都不需要提供 只需要写出姓名、电话、邮箱、地址 educa 阅读全文
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第四章 互连寄生 互连线上的电阻和电容在理想情况下可以用RC树模型表示。 未完待续 阅读全文
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标准单元库 3.1引脚电容 大多数情况下，只为输入引脚指定电容，输出引脚电容为0（工艺库中确实如此）。 下图，单位pF。 3.2 时序模型 输出上升延时rise delay和输出下降延时： 延迟值与负载电容大小直接相关，电容越大延时越大。在大多数情况下延时随着输入传播延时(过渡时间)的增加而增加。有 阅读全文
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又回到最初的起点hhhhhhh 静态时序分析那本厚厚的英文pdf被我搞来了，超级厚！不想看！但是，集成电路的女人不能认输！ 一点点来吧~ 跳过章节1 chapter2 sta原则 2.1cmos逻辑设计 2.1.1基本mos结构 0.25um技术允许制作沟道长度大于等于0.25um的mos晶体管。沟 阅读全文