宙斯黄

摘要： 1.Which is the command used to find the available shells in your Operating System Linux ?Ans : $echo $shell2.Which is the command used to view the environment variables?Ans: printenv3. How do you recall last command from the history list in Cshell ?Ans: !!4. How do you print the current job in Cshel 阅读全文

摘要： 1. What is clocking block?Ans: Clocking block can be declared using the keywords clocking and endclocking. A clocking block is mainly used in the testbench in order to avoid race conditions. Clocking blocks are used to assemble all the signals. They are useful in separating clocking activities from 阅读全文

摘要： Useful SystemVerilog System TasksTask NameDescription$sscanf(str,format,args);$sscanf 将字符串按照某个模板格式进行扫描，其字符串格式和C语言中的printf()函数类似$sformat(str,format,args);$sformat是$sscanf的反函数。将字符串按照给定的格式填入相应的参数args中$display(format,args);$display就是Verilog的printf语句，在stdout上显示格式化的字符串$sformatf(format,args);$sformatf任务和$s 阅读全文

摘要： 读英文文献经常会碰到一些关键术语，今天看了Assert和deassert,把它们的含义转载出来，供大家查阅。 1、Assert（Asserting、Asserted）； assert的意思就是把信号变为active（可以理解为有效），根据系统有求不同，该有效电平可以是高电平（即高有效）也可以是低电平（即低有效）。 2、De-assert（Deassert、deasserting、deasserted）； de-assert的意思就是解除active状态，就是信号变为非active状态，可以是高也可以是低。 3、下面是对它们的英语解释： Assert：Set a signal to its “. 阅读全文

摘要： 在传统的设计中，软件似乎不是硬件设计和验证工程师一开始就关心的事情。RTL设计就是硬件设计，而Testbench的设计目的就是激励、响应、检查硬件的RTL设计的行为是否正确。Testbench是为验证RTL代码而设计，因此很多时候Testbench所完成的工作大部分都是软件工作，在SoC 设计中更是如此。因此，实际上，采用C/C++等软件语言更适合Testbench。Testbench大都是行为模型，所有的硬件描述语言都支持行为级建模。对于SystemC，行为级建模似乎更加重要。为了强调行为建模的重要性，在SystemC和 SystemVerilog逐渐流行的同时，transaction l. 阅读全文

摘要： Accellera标准组织最近决定，将SystemVerilog 3.1a捐献给新的IEEE工作组，而不是负责Verilog标准化的IEEE 1364工作组，评论家担心此举将使Verilog语言出现分化，IEEE内部也将有两个独立的Verilog标准机构。 Accellera将向IEEE标准协会(IEEE-SA)最近成立的CAG SystemVerilog研究组织捐献该语言，而不是在IEEE设计自动化标准委员会(DASC)管理下运作的IEEE 1364委员会。该研究组织将以IEEE 1800的名义发布PAR项目授权请求。Accellera要求在EEE 1364和IEEE 1800之间指定协调人 阅读全文

摘要： 有些PDF文档本来有书签的，但是书签面板在被拖出来后，放不回去了，再重新打开PDF文件，不显示书签面板。怎么办？两个方法：1，在打开的PDF文件左侧灰色的部分，右键单击，选择“重置面板”，就可以显示书签面板了。2，在打开的PDF文件的顶部，找到“文件”--“属性”，调出“文档属性”--“初始视图”--“布局和放大率”栏下面的“导览标签”--选择”书签面板和页面“。点击”确定“。 然后点PDF文件顶部的菜单栏的”保存“。保存退出PDF文件，重新打开，应该就有了。 阅读全文

摘要： 2000年, Verisity Design（现在的Cadence Design System公司）引进了Verification Advisor（vAdvisor）采用了e语言，包含了激励的产生，自动比对的策略，覆盖率模型。e语言是面向对象语言，这是业界开始使用面向对象语言 进行测试平台的建立。2002年，Verisity公司公布了第一个验证库——e可重用方法学（eRM）。2003年，Synopsys公司公布了可重用验证方法学库（RVM），这个方法学采用了Synopsys公司的vera语言。2006年，Mentor公司公布了高级验证方法学（AVM）。这个方法学主要是采用了OSCI Syste 阅读全文

摘要： PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。它能分析大规模、同步、数字ASICS的时序。PrimeTime工作在设计的门级层次，并且和Synopsys其它工具整合得很紧密。 基本特点和功能： 时序检查方面：建立和保持时序的检查（Setup and hold checks）重新覆盖和去除检查（Recovery and removal checks）时钟脉冲宽度检查(Clock pulse width checks)时钟门锁检查(Clock-gating checks) 设计检查方面：没有时钟端的寄存器没有时序约束的结束点（endpoint）主从时钟分离（Maste 阅读全文

摘要： Formal Definition Timing Check Tasks are for verification of timing properties of designs and for reporting timing violations. Complete description: L 阅读全文