摘要： Verilog学习手记一数字设计的流程如下：设计输入（Verilog语言描述系统） 前仿真（验证设计系统的功能） 编译和综合（把设计的各个部分翻译成一个中间格式，再把所有部分连接起来，生成对应的逻辑，然后再目标硬件上布局布线，生成时序信息） 后仿真（考虑时序信息，修改设计） 生成硬件电路所谓的寄存器传输级（RTL）描述指的就是：数据在总线以及寄存器与寄存器之间的传递，用高层次的语法来描述一个所要设计的系统，将这个设计分成若干小模块，用总线将其连接搭建起来，然后再描述以及实现这些小模块的设计方法。用RTL级描述Verilog结构包括三种形式：过程说明：过程化的描述系统，例如使用if—else和c 阅读全文