芯片综合 - 随笔分类 - John_K

STA interview questions

摘要：1, How Can You Avoid Hold Time Violations? 2. why we need setup and hold time https://www.edn.com/understanding-the-basics-of-setup-and-hold-time/ 阅读全文

posted @ 2022-02-23 12:22 John_K 阅读(66) 评论(0) 推荐(0)

综合｜分工，方法学可讨论的点

摘要：以现行状况大概可切成：综合、DFT、PnR、signoff、DFM等几个任务段，分工通常也都按照任务覆盖点进行，不同的公司不同的产品分工虽有所差异，但以目前可谓“成功”的中大型公司论，大致有以下几种分法： 1、前/中端：综合+DFT+ timing signoff；后端：PnR+ other sig 阅读全文

posted @ 2020-06-08 06:45 John_K 阅读(370) 评论(0) 推荐(0)

timing derate

摘要：片上误差（OCV， on chip variation），指的是在工艺相同的前提下，芯片上两个完全相同的单元由于在芯片上的位置不同，即使在相同的输入信号和相同的负载的条件下，它们的实际的时序延时有所不同。由于片上误差会对设计中的时序产生直接的负面影响，这就使得片上误差的存在成为时序检查中的重要的工作阅读全文

posted @ 2020-06-08 06:24 John_K 阅读(1208) 评论(0) 推荐(1)

timing path in synthesis

摘要：Timing paths Timing Path Timing path is defined as the path between start point and end point where start point and end point is defined as follows: S 阅读全文

posted @ 2020-06-01 01:53 John_K 阅读(344) 评论(0) 推荐(0)

Clock uncertainty and clock slew

摘要：待更新，并分析为啥减少clock uncertainty 和clock slew 有助于meet hold time. 阅读全文

posted @ 2020-06-01 01:48 John_K 阅读(148) 评论(0) 推荐(0)

综合分析基础之建立时间与保持时间, start point & end point & path type

摘要：IC代码的综合过程可以说就是时序分析过程，dc会将设计打散成一个个路经，这些路经上有cell延迟和net延迟，然后dc会根据你加的约束，来映射库中符合这种延迟以及驱动的器件。从而达到综合的目的。dc的所有时序约束基础差不多就是setuptime 和 hold time。可以用下面的图片说明： Ti 阅读全文

posted @ 2020-06-01 01:47 John_K 阅读(1738) 评论(0) 推荐(1)

cost group in synthesis

摘要：什么是cost group ? Its a simple and old traditional technique of divide and conquer.Its like timing critical paths further bucketed into more smaller gro 阅读全文

posted @ 2020-05-27 08:09 John_K 阅读(344) 评论(0) 推荐(0)

Latch timing analysis, ICG usage, Latch usage in DFT scan chain

摘要：Latch应用总结！附Time Borrowing，Lockup，Clock Gating Check概念解析 The following article is from RTL2GDS Author 老本 Benjamin RTL2GDS 数字集成电路设计中从RTL到GDS Tapeout整个过程阅读全文

posted @ 2020-05-25 03:30 John_K 阅读(2663) 评论(0) 推荐(0)

随笔分类 - 芯片综合

公告