IIC学习疑问

1、IIC总线分为100KHz和400KHz，在使用FPGA驱动时，为什么不直接使用100KHz或者400KHz的时钟进行驱动呢？

　　1）不能满足总线的时序；

2、当SCL信号下降沿时，主机设置SDA的数据（更新数据）；当SCL信号上升沿时，从此锁存SDA的数据（读取数据），为什么？

　　首先，明确一点，一般来说，在存储器的世界里，时钟信号上升沿锁存数据，即“上升沿锁存数据”，但“下降沿更新数据”又是什么意思呢？这是因为在通信协议或者总线的世界里存在主机和从机，所以，“下降沿更新，上升沿锁存”，意思是主机（FPGA)下降沿时准备好数据，上升沿到达时锁到从机。举个栗子，炮弹发射过程，炮兵喊口令：1（上升沿），上炮弹；2（下降沿）发射。