随笔分类 -  verilog

VerilogHDL那些事-整合篇学习笔记
摘要：1、源码的整合——定时器整合于操作步骤 好处是：操作更加方便。 1 case( i ) 2 3 0: 4 if( C1 == 10 - 1 ) begin C1 <= 5'd0;... 阅读全文
posted @ 2015-06-15 20:12 yulone 阅读(419) 评论(0) 推荐(0)
[转载](转帖)如何使用integer型別? (IC Design) (Verilog)
摘要：Abstract在C/C++或任何程式語言，integer是最常用的型別之一，但在Verilog大部分用的都是wire和reg，很少用到integer，該如何正確地使用integer呢?Introduction首先，integer和reg與wire最大的差別是，integer本身是個32位元的有號數... 阅读全文
posted @ 2014-10-29 09:47 yulone 阅读(324) 评论(0) 推荐(0)
一个CORDIC算法在圆周系统下的向量模式下获取角度的Verilog 程序
摘要：一个CORDIC算法在圆周系统下的向量模式下获取角度的Verilog 程序 阅读全文
posted @ 2014-10-28 15:13 yulone 阅读(605) 评论(1) 推荐(0)