摘要：（之后还会持续的更新） 移位操作的实现： verilog有一种非常简单的移位操作实例如下: 切记不能使用多驱动对同一个网线进行赋值： 编译verilog时往往会出现如下错误：Error (10028): Can't resolve multiple constant drivers for net 阅读全文

摘要：一.DDS的原理 直接数字频率合成器（DDS），功能是通过输入频率输入字从而实现改变输出信号的频率的功能，它所利用的原理就是虽然对于一段正弦信号来说其幅度值是非线性的，但是其相位的值却是线性增加的，如下图所示：DDS的核心公式便脱颖而出 公式中N代表的是频率字输入的位数，当位数越大的时候输出的频率的 阅读全文

摘要：我们当用vivado会发现文本编辑器有点鸡肋，没有自动的缩进的功能，所以我想用sublime来进行文本的编辑，下面就是绑定的一些方法（但是呢其实吧，虽然可以绑定却不能实时的报错，，，我感觉我还是老老实实的用默认的编辑器吧，唉，如果有和我一样介意这一点的就不必看下文了，节省点时间，当然如果那个小伙伴会 阅读全文

摘要：verilog设计： 分频器的设计： 分频器就是将一个时钟源的频率降低的过程（可以通过观察分频之后周期中包含几个原时钟周期来看是几分频），分频分为基数分频也分为偶数分频， 偶数分频的代码如下：（其中就是计数器翻转的过程） 奇数分频（计数不用以整个周期为单位） 阅读全文