学习记录

摘要： 1.采样协议的理解 灰色的部分可以当做延迟或者亚稳态理解 协议中的波形图中有的长有的短，这个暂态可能是由于组合电路的延迟，也有可能是时序电路的延迟。 发送激励之前要满足协议，所以要实现AHB协议，lvc_ahb_types和lvc_ahb_transaction在master_driver中实现AH 阅读全文

摘要： VCS常用调试方法 1. 若编译VCS报错不明显，可在pkg注释掉`inlcude`单个或多个文件后再编译。简单来说：注释！调试！2. 若VCS报错信息 no endpackage，可能是pkg中的某个文件有误3. 调试编译除了可以用VCS也可用DVT来获取更多的报错信息来确定出错点4. 可以将ma 阅读全文

摘要： 在Linux终端命令行输入gvim & 打开GVIM Vim打开文件 终端输入：gvim *** 或 gvim *** & 使用Vim独立打开文件 vim *** 在终端显示文件 &：表示当前的这个进程打开，但是它还不影响你接下来在terminal上面敲一些其他的一些命令 Vim实现比较文件代码 终 阅读全文

摘要： 常用方法 1.自动补全 快捷方式：alt+/ （可以多次按这个“/” 选择补全的东西） 自动补全有时候会包含许多提案，分为几类： 第一个是你可以在范围内访问的内容（信号、变量、方法等，取决于所包含的范围） alt+/ 第二个用于代码模板 alt+/+/ 第三个是其他的东西，例如模块实例 alt+/+ 阅读全文

摘要： 仿真器使用VCS tb4代码如下： `timescale 1ns/1ps interface chnl_intf(input clk, input rstn); logic [31:0] ch_data; logic ch_valid; logic ch_ready; logic [ 5:0] ch 阅读全文

摘要： 仿真器是questasim，运行lab1需要配置的文件 本文主要分析tb4中的代码细节 tb4.sv代码 `timescale 1ns/1ps module chnl_initiator( input clk, input rstn, output logic [31:0] ch_data, out 阅读全文

摘要： 验证前的准备 1.准备好设计文档DUT 2.编写并构建验证环境 验证环境包括三个大的内容：激励（stimulate）、监测（monitor）、检查（check） 里面根据功能又可以分为激励发生器、激励驱动、接受数据、检查数据等 各个模块一般是使用类来实现，通过接口连接，线程之间通过邮箱和旗语通信 环 阅读全文

摘要： 此题目较难，本文代码也是借鉴别人才完全理解。 题目编号：verification:reading simulations->build a circuit from a simulation waveform->sequential circuit 10 题目描述： This is a sequen 阅读全文

摘要： 4.Circuits Sequential Logic Latches and Flip-Flops Edge capture register 问题描述： For each bit in a 32-bit vector, capture when the input signal changes 阅读全文

摘要： 3.Circuits Sequential Logic Latches and Flip-Flops Detect an edge 问题描述： For each bit in an 8-bit vector, detect when the input signal changes from 0 i 阅读全文