永不止步，永无止境

摘要： 转自：http://blog.csdn.net/yangtalent1206/article/details/6422715乒乓操作 “乒乓操作”是一个常常应用于数据流控制的处理技巧，典型的乒乓操作方法如图1所示。 乒乓操作的处理流程为：输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口RAM(DPRAM)、单口RAM(SPRAM)、FIFO等。在第一个缓冲周期，将输入的数据流缓存到“数据缓冲模块1”；在第2个缓冲周期，通过“输入数据选择单元”的切换，将输入的数据流缓存到“数据缓冲模块2”，同时将“数据缓冲模块1”缓.. 阅读全文

摘要： Hi all, Xilinx recommend using SRL16 to make large delay instead of cascade flip-flops. Can you tell me the advantages of it? And for the large delay, it often uses SRL16+flip-flop which means the last delay element is flip-flop. Can you tell me why the last delay element is not SRL16 but a flip-flo 阅读全文

摘要： 1.多速率数字信号处理发展史上的开山之作－－－－经典R. E. Crochiere and L. R. RabinerMultirate Digital Signal Processing Prentice-Hall, 1983, ISBN 0-13-605162-6. This book is the only real reference for filter banks and multirate systems, as opposed to being a tutorial.Peter Kootsookos notes: this book is most certainly an e 阅读全文

摘要： 关于胶连逻辑（glue logic）的解释如下：gule logic的中文含意是“胶合逻辑”，它是连接复杂逻辑电路的简单逻辑电路的统称。例如，一个ASIC芯片可能包含许多诸如微处理器、存储器功能块或者通信功能块之类的功能单元，这些功能单元之间通过较少的粘合逻辑连接起来。在印制板（PCB）层，粘合逻辑可以使用具有较少逻辑门的“粘合芯片”实现，例如PAL、GAL、CPLD等。"Do not add glue-logic at the top level"的意思就是说在设计的顶层连接各个子模块的时候要直接相连，而不要插入一些简单逻辑来连接各个子模块。glueless interf 阅读全文

摘要： 转自：http://langhebw.blog.163.com/blog/static/1132586482011517382379/最近在学习有关FPGA方面的知识，在看一些FPGA的datasheet时，看到fan-out和fan-in这样的字眼，乍一看还真不知所云，继续往下看还是云里雾里，于是用Google在线翻译了一下，上面赫然是扇入扇出，不用想，电子设计方面怎么会有这么俗的词，还“扇”呢。刚开始不以为然，后来在求知欲的驱使下，就以扇入扇出为关键字在网上开始艰难搜寻。别说这一找，还真找到不少资料呢，看了网上那些大侠们的解释，我才恍然大悟，原来Google并没有翻译错，而是自己太孤陋寡闻 阅读全文

摘要： 转自：http://china.xilinx.com/support/answers/45668.htm疑问描述How do you run Post Synthesis Simulation in ISE Project Navigator?解决方案Follow these steps to run simulation:Create the project in ISE Project Navigator and add all the required modules including the testbench.Set the module (DUT)you want to perf 阅读全文

摘要： 转自：http://china.xilinx.com/support/answers/33423.htm疑问描述When I launch a simulation the GUI comes up, but shortly during elaboration of the design, I receive the following error:11.5 and older releases:"Simulator is abnormally terminated"12.1 and newer releases:"The simulator has termi 阅读全文

摘要： ISIM仿真warning：下面是其他人遇到的同样的错误，还没有解决。http://forums.xilinx.com/t5/Synthesis/Simulation-and-Compilation-issues-with-Cosine-Sine-LUT-core/td-p/166664http://forums.xilinx.com/t5/Simulation-and-Verification/Post-route-sim-fail/td-p/164932那位大神知道怎么么解决？？ 阅读全文

摘要： 转自：http://blog.sina.com.cn/s/blog_67be66e30100ra0u.html用Xilinx ISE综合使用了IP核的设计，弹出警告错误AR #29792 - XST - "WARNING:Xst:2211 - "file_name" line #: Instantiating black box module <module_name>"该警告可无视，如想消除，见下DescriptionKeywords: VHDL, EDIF, EDF, EDN, NGO, NGCWhen a "black box 阅读全文

摘要： 转自：http://www.cnblogs.com/lanlingshan/archive/2012/02/14/2351090.html在测控、仪器仪表、语音信号处理和图像通信领域中往往需要多处理器分工完成数字信号处理（DSP）算法和与外部系统的通信、控制、数据采集和人机接口功能。在多机系统中，CPU之间的通信常采用以下几种方式：（1）串行通信。这种方式相对简单，由于受到波特率的限制，在不同档次单片机之间需要通信业务大的场合得不到很好的通信效果。（2）并行通信。利用CPU的I/O功能在CPU之间增加缓冲器或锁存器实现双机通信。通信性能较串行通信有所提高，但仍然得不到理想的效果。（3）利用共享 阅读全文