随笔分类 - FPGA
摘要：[转载]https://blog.csdn.net/lijiuyangzilsc/article/details/50879545 数字芯片和FPGA的验证。主要是其中的功能仿真和时序仿真。验证中通常要搭建一个完整的测试平台和写所需要测试用例。而verilog这种硬件描述语言是出于可综合成电路的目的
阅读全文
摘要：最近由于项目需要，要将bit文件固化到zedboard的flash中，使程序上电自启，断电不丢失。 我们知道，一般板级调试的时候都是直接下载bit流到FPGA就行，固化到Flash的话，也是先生成.mcs文件，然后下载到Flash即可。 但是在经过反复尝试之后，发现对zynq系列好像行不通。 why
阅读全文
摘要：1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？ 2.如果只使用2选1mux完成异或逻辑，至少需要几个mux？ 一开始想到的答案如下，需要3个，未详加验证： 后来经人指正发现确实不太对，纠正为至少需要两个，如下图： 3.在对信号
阅读全文
摘要：AND 与门；OR 或门；INV 非门；NAND 与非门；NOR 或非门；XOR 异或门；XNOR 同或门；MUX 数据选择器； 1.使用一个inv和一个二选一mux实现 异或。 2. 三态门（常用于inout端口）。 3. 用波形表示D触发器的功能 4. 亚稳态 4.1 何为亚稳态 （1）在时钟上
阅读全文
摘要：<前注>：设计中尽量还是要避免使用自己计数分频得到的时钟，去使用厂家自带的分频IP（如Vivado中的clock wizard）。 >> 偶数分频比较简单，这里略过。 >> 对于不要求占空比为50%的奇数分频，也比较简单，直接模N计数，期间进行两次翻转就可以了。 >> 这里重点介绍要求占空比为50%
阅读全文
摘要：数字设计 一、关于组合逻辑 竞争冒险：一个逻辑门的多个输入信号同时跳变（路径时延不同，使得状态改变的时刻有先有后）。这种现象叫做竞争，引起的结果称为冒险。 消除毛刺（冒险）：（1）增加冗余项；（2）加滤波电容；（3）加选通信号； 注：在平常实践中，可以使用如下小细节：（1）输出加D触发器；（2）使用
阅读全文
摘要：概念对于一个数字系统而言，建立时间和保持时间可以说是基础中的基础，这两个概念就像是数字电路的地基，整个系统的稳定性绝大部分都取决于是否满足建立时间和保持时间。但是对于绝大部分包括我在内的初学者来说，建立时间和保持时间的理解一直都是一个很大的困扰，尽管概念背得住，但是却没有理解这其中的精髓。这篇文章主
阅读全文
摘要：一、原理简介 Vivado版本：2016.2 OLED型号：128*32的UG-2832HSWEG04 ZedBoard的OLED部分电路原理图如下：（需要我们关心的是我用红色椭圆标注出来的3处，一共6个信号） zedboard控制OLED的主要方法是：自己设计一个IP核，把OLED对应的6个控制引
阅读全文
摘要：1.一个简单的异步复位例子： 综合结果如下： 我们可以看到，FPGA的寄存器都有一个异步清零端(CLR)，在异步复位设计中，低电平有效的rst_n复位信号就可以直接连在这个端口上。（如果是高有效的复位，综合时会把它取反后接在这个端口上） 2.一个同步复位的例子： 综合结果如下： 我们可以看到，该电路
阅读全文
摘要：一、分析 由于是异步FIFO的设计，读写时钟不一样，在产生读空信号和写满信号时，会涉及到跨时钟域的问题，如何解决？ 跨时钟域的问题：由于读指针是属于读时钟域的，写指针是属于写时钟域的，而异步FIFO的读写时钟域不同，是异步的，要是将读时钟域的读指针与写时钟域的写指针不做任何处理直接比较肯定是错误的，
阅读全文
摘要：FIFO是一种先进先出的数据缓存器，他与普通存储器相比： 优点：没有外部读写地址线，这样使用起来非常简单； 缺点：只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 根据FIFO工作的时钟域，可以将FIFO分为同步
阅读全文
摘要：例如有一个模块 两种解决方法: 1、使用带有参数值的模块实例语句 2、使用参数重定义语句deparam 注意：对于下面这个模块 这里出现的两个参数 parameter，第一个表示只在端口设置时使用，第二个是对于模块内部的使用。 2018-04-18 17:26:34
阅读全文
浙公网安备 33010602011771号