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摘要： top-down 阅读全文

摘要： DC输出的.v（网表？）和.sdf（储存的是延时的信息） 用于后仿真 阅读全文

摘要： set_fix_multiple_port_nets -all -buffer_constants 加上这个命令之后 综合之后的网表就不会出现assign语句 否则会出现 阅读全文

摘要： DC在储存网表时，有时会采用特殊的字符 比如表示总线BUS[7]-BUS[0] 会表示成\BUS[7] \BUS[6]...... 在compile命令之后，write命令之前 加上：change_names -rules verilog -hier 会使得保存的网表去除特殊字符 阅读全文

摘要： report_timing_requirement -ignored 会报告set_faults_paths，set_multi_path等 阅读全文

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摘要： report_timing -max_path 2 会报告两条路径，但不一定是最差的路径 report_timing -nworst 2 -max_path 2 会报告两条最差的路径 阅读全文

摘要： set_optimize_register true compile -ultra 调整pipleline各级的组合逻辑，使得各级组合逻辑的延迟跟接近 对非pipeline进行优化： register retiming set_dont_retime限制retime优化 .svf储存了设计中的更改信 阅读全文

摘要： 转自： http://blog.sina.com.cn/s/blog_68c493870101exl7.html 为了在layout中进行时钟树的综合，网表在DC中必须被uniquified.所谓uniquified 就是在设计中使子模块的实例和子模块的定义一一对应，消除一个模块的定义被多次引用的现 阅读全文

摘要： 设置环境变量：setenv 删除环境变量：unsetenv 打开新的终端：ctrl+shift+N -->独立窗口 ctrl+shift+T -->在同一个窗口下穿件新的终端 创建或修改文件夹的时间：touch gvim下查找：\+要查找的字符串 删除匹配行：sed -i '/匹配字符串/d' fi 阅读全文