2017 年 7月 1 日随笔档案 - yiyedada

2017下半年

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posted @ 2017-07-01 20:36 yiyedada 阅读(2) 评论(0) 推荐(0)

摘要： emulator ： PXP zebu simulator ：阅读全文

posted @ 2017-07-01 20:14 yiyedada 阅读(202) 评论(0) 推荐(0)

摘要：阅读全文

posted @ 2017-07-01 17:55 yiyedada 阅读(104) 评论(0) 推荐(0)

摘要： top-down 阅读全文

posted @ 2017-07-01 16:59 yiyedada 阅读(273) 评论(0) 推荐(0)

摘要： DC输出的.v（网表？）和.sdf（储存的是延时的信息）用于后仿真阅读全文

posted @ 2017-07-01 15:16 yiyedada 阅读(111) 评论(0) 推荐(0)

摘要： set_fix_multiple_port_nets -all -buffer_constants 加上这个命令之后综合之后的网表就不会出现assign语句否则会出现阅读全文

posted @ 2017-07-01 15:11 yiyedada 阅读(1891) 评论(0) 推荐(0)

摘要： DC在储存网表时，有时会采用特殊的字符比如表示总线BUS[7]-BUS[0] 会表示成\BUS[7] \BUS[6]...... 在compile命令之后，write命令之前加上：change_names -rules verilog -hier 会使得保存的网表去除特殊字符阅读全文

posted @ 2017-07-01 14:55 yiyedada 阅读(834) 评论(0) 推荐(0)

摘要： report_timing_requirement -ignored 会报告set_faults_paths，set_multi_path等阅读全文

posted @ 2017-07-01 14:00 yiyedada 阅读(231) 评论(0) 推荐(0)

摘要：阅读全文

posted @ 2017-07-01 11:27 yiyedada 阅读(96) 评论(0) 推荐(0)