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modport的作用 modport 用于将模块的端口进行分组，使得模块的接口更加清晰和易于管理。通过 modport，可以将一组相关的端口组合在一起，并且可以指定这些端口的方向（输入/输出/双向等）。一个Interface可以有任意数量的modport定义，每个定义都描述了一个或多个其他模块如何看 阅读全文
posted @ 2025-03-02 23:18
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摘要 uvm_info会打印完整的文件路径及行号，本人希望将完整路径显示改正仅显示文件名。DS给出的答复如下。 实现方法1 class my_test extends uvm_test; `uvm_component_utils(my_test) function new(string name, 阅读全文
posted @ 2025-03-01 23:09
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摘要 -ucli 是 VCS（Verilog Compiled Simulator）中的一个选项，用于启用用户命令行界面（User Command - Line Interface，简称 UCLI）。通过 UCLI，用户可以在仿真过程中动态地控制仿真、查看信号状态、设置断点等，实现交互式的仿真调试。 阅读全文
posted @ 2025-03-01 22:27
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fsdbDumpfile 功能： 指定用于存储波形数据的 FSDB 文件的名称。 语法： systemverilog $fsdbDumpfile(string filename); 参数： filename：一个字符串，表示要创建的 FSDB 文件的名称。 示例： initial begin $fs 阅读全文
posted @ 2025-03-01 21:56
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摘要 该脚本由DS生成，实用性有待检验，仅供参考。 详细代码 # Makefile for VCS compilation and Verdi simulation with testcase control # 基础配置 VCS := vcs VERDI := verdi TOP_MODULE ? 阅读全文
posted @ 2025-03-01 00:09
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摘要：
摘要 $timeformat 是 SystemVerilog 中的一个系统任务，用于设置仿真过程中时间信息的显示格式。在仿真时，这个函数可以帮助你更清晰地控制时间戳的输出样式，方便调试和查看仿真结果。 语法 $timeformat(units, precision, suffix, min_fiel 阅读全文
posted @ 2025-02-28 23:33
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为啥使用import 编译效率 独立编译：package 可以独立编译，生成相应的编译结果（如目标文件）。当使用 import 引用 package 时，编译器可以直接使用这些预编译结果，而不需要每次都重新编译 package 中的代码。在大型项目中，修改 package 中的代码时，只需要重新编译 阅读全文
posted @ 2025-02-24 18:24
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start_item阻塞 在body中，经常使用start_item()与finish_item()组合进行seq的发送。但在一种情况下，start_item()会出现阻塞： 当driver中未使用如下语句尝试获取seq时 seq_item_port.get_next_item(req) 测试点的覆 阅读全文
posted @ 2025-02-18 23:23
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PCIE的四种请求 memory、IO的地址编码 posted、no-posted TLP包类型缩写 MRD举例 TLP包格式 TLP HEAD TLP HEAD byte0 memory操作 阅读全文
posted @ 2025-02-14 22:10
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摘要：
PATH 简介 PATH 环境变量主要用于告诉系统在哪些目录中查找可执行文件。当你在终端中输入一个命令并按下回车键时，系统会根据 PATH 环境变量所指定的目录列表，依次在这些目录中查找与输入命令同名的可执行文件，如果找到了就执行该文件；如果遍历完所有目录都没有找到，则会提示 “command no 阅读全文
posted @ 2025-02-10 21:59
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