GT Transceiver的总体架构

参考来源：https://zhuanlan.zhihu.com/p/419270203
1.对于7系列的FPGA，共有3个系列，每个系列都有各自的高速收发器，称为吉比特收发器，即Gigabit Transceiver，简称为GT。
A7的GTP、V7的GTH、K7的GTX、少量V7的GTZ
它们之间的区别在于最高线速率不同，GTZ>GTH>GTX>GTP.
2.一个7k325T FPGA的Transceiver总体架构是由
4个GTX QUAD，每个GTX QUAD包含4个GTX Channel，故该FPGA包含16个GTX Channel，也就说我们常说的，有16个GTX Transceiver。
而对于每一个Quad，又包括2个差分输入时钟对，4个GTXE2_CHANNEL原语（每个原语包括1个channel PLL,1个transmitter,1个receiver），1个GTXE2_COMMON原语(每个原语包括一个QPLL)，REFCLOCK Distrbution(有南北时钟输入引脚)。
注意：
QPLL，其中的Q含义就是QUAD，即一个GTX QUAD公用的PLL。
CPLL，即Channel PLL，含义是每一个Channel单独拥有的PLL。
根据线速率需求，用户设计可以灵活使用QPLL或者CPLL的不同组合来驱动TX以及RX数据路径。
3.GTXE2_CHANNEL原语的拓扑结构：
注意：图中仅画出了Transmitter以及Receiver的结构，并未给出CPLL。
图中上半部分为Transmitter的结构，可见其由：PCS、PMA组成。
Receiver也是由：PCS、PMA构成。
PCS以及PMA使用的使用来源于CPLL或者QPLL，经过分频提供给PCS以及PMA。
Transmitter的数据流大致为：FPGA用户逻辑的数据，进入FPGA TX接口，进入PCS，再经过PMA，转换为高速串行数据输出。
Receiver的数据流大致为：数据由PMA部分结构，转换为并行数据进入PCS，再经过RX接口输出给FPGA用户逻辑处理。

5.串并转换
6.PCS、PMA

注意：
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