LDPC编码器译码器硬件设计复现-跨时钟域-FIFO数据倍频-PLL IP核

PLL IP核配置
当我们需要用到分频或者倍频的时候，就需要使用Vivado中的 PLL IP核来获得我们想要的时钟频率。本项目中需要倍频，已知GTX输出数据时钟50MHz。
一.查找PLL IP核

二.配置PLL IP核
1.第一页：Clocking Options
指定用于倍频的输入频率、
为什么是50MHz，因为gtx的summary中TXUSERCLOCK2是50MHz，也就是GTX出来的时钟传输时钟是50MHz

2.第二页：Output Clocks
设置输出频率、相位以及占空比

3.第三页：Port Renaming
Locked信号是用来观察pll输出时钟是否和输入时钟锁定。当锁定时，这个Locked信号就变为高电平。本项目中不需要这一页设置。

4.第四页：PLE2 Settings
如果需要，可以在此对之前的设置进行修改并覆盖

5.第五页：Summary

配置完成，初始化IP。

当输出频率稳定之后，locked信号会拉高。一般在使用的时候，都会把locked信号作为使用该输出时钟的模块的复位信号，因为此时PLL输出给该模块的时钟才算稳定，才预示着真正可以开始正常工作了。

本文参考出处：https://blog.csdn.net/qq_39507748/article/details/109228289

注意！！！
(1)这里PLL配置有处错误，之后布局布线时候发现！！！
(2)fifo_control.v中例化FIFO IP核的时候，复位连接的是PLL 的locked。.rst（!locked）