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摘要： 实验框架 1.从Verilog到sv 1.1-1.2 一致。sv继承于v，所以v的代码可以在sv环境运行；sv并未严格区分reg和wire类型 1.3 修改前 修改后 logic类型默认处置为x，而bit类型默认初值为0； 2.方法和函数 2.1-2.5 task clk_gen(input int 阅读全文

摘要： 有限状态机（FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机可分为 2 类：Moore 状态机和 Mealy 状态机 Moore型状态机 若状态机的输出只由当前状态确定，那么称这种状态机为Moore型状态机 Mealy型状态机 若状态机的输出由当前状态和输 阅读全文