随笔分类 -  System Verilog

typedef
摘要:typedef: 用户自定义类型 通常与 struct 或 enum 联用 1. 与 struct 联用 typedef struct { // 2D bit[31:0] int_val[`DIE_NUM][`INST_NUM]; str str_val[`DIE_NUM][`INST_NUM]; 阅读全文

posted @ 2023-07-18 11:18 老头去打猎 阅读(118) 评论(0) 推荐(0)

sv assert 用法
摘要:看着好理解的: 转载自: https://blog.csdn.net/bleauchat/article/details/90415146 阅读全文

posted @ 2020-09-11 10:27 老头去打猎 阅读(1589) 评论(0) 推荐(0)

sv dist
摘要:转自: https://zhidao.baidu.com/question/1705149255835699740.html Systemverilog中权重分布由操作符dist实现,百有两种形式:“:=”或“:/”。 “:=”表示值的权重是相等的,“:/”表示值的权重是均分度的。 权重不用百分比表 阅读全文

posted @ 2020-04-13 16:04 老头去打猎 阅读(4597) 评论(0) 推荐(0)

.sv 与.svh之间的区别
摘要:.sv 文件与.svh文件没有本质区别。通常,需要被include 到package的文件定义为.svh类型, 其他的文件定义为.sv类型。 .svh后缀的文件即systemverilog include文件。 Class templates that are declared within the 阅读全文

posted @ 2020-01-07 17:03 老头去打猎 阅读(4783) 评论(0) 推荐(0)

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