摘要：
我打开我的电脑中的管理就报了这个错误 我回忆了一下，前几天我在 “win10去除快捷方式小箭头”问题时，在注册表里面删除了一些文件 即： HKEY_CLASSES_ROOT -> lnkfile -> IsShortcut HKEY_CLASSES_ROOT -> piffile -> IsShor 阅读全文
posted @ 2019-07-17 16:38 小杨树苗 阅读(3412) 评论(1) 推荐(1)
2019年7月17日
2019年4月26日
摘要：
reg相当于存储单元，wire相当于物理连线 Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽，缺省为1位。变量的每一位可以是0，1，X，Z。其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱动装置试图将之设定为不同的值而引起的冲突型线型变量。z代表高 阅读全文
posted @ 2019-04-26 12:24 小杨树苗 阅读(1203) 评论(0) 推荐(0)
2019年4月2日
摘要：
如果我们知道信息多项式u（x）,我们可以根据公式c(x)=u(x)g(x)得到码多项式。 获取多项式g(x),首先得到纠错能力t，然后根据下式 g（x）= LCM[m1(x),m2(x),m3(x),…m2t(x)] 其中，mi(x)为αi的最小多项式，LCM表示取最小公倍数 最小多项式怎么求呢？ 阅读全文
posted @ 2019-04-02 17:42 小杨树苗 阅读(1312) 评论(0) 推荐(0)
2019年3月29日
摘要：
Verilog HDL Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言，语法较自由。VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog HDL烦琐一些，但Veri log HDL自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授VHDL， 阅读全文
posted @ 2019-03-29 22:13 小杨树苗 阅读(1194) 评论(0) 推荐(0)
摘要：
以下内容来自于曹庆军 通俗一点就是： 1：开发环境：项目尚且在编码阶段，我们的代码一般在开发环境中 不会在生产环境中，生产环境组成：操作系统 ，web服务器 ，语言环境。 php 。 数据库 。 等等 2：测试环境：项目完成测试，修改bug阶段 3：生产环境：项目数据前端后台已经跑通，部署在阿里云上 阅读全文
posted @ 2019-03-29 15:58 小杨树苗 阅读(298) 评论(0) 推荐(0)
2019年3月21日
摘要：
矩阵交织工作原理如图1 所示，一个信息组为n 个码元，交织宽度为m，交织深度d 为m×n 。将信息码元中的每d （指正方形中所有的码元）个码元按行写入，按列读出完成交织。 可以看出，交织实际上是对信道在时间、空间和频域上进行改造，并没有增加编码冗余度，也没有改变编码传输速率。如果通过交织前的编码能够 阅读全文
posted @ 2019-03-21 17:03 小杨树苗 阅读(1283) 评论(0) 推荐(0)
2019年3月19日
摘要：
码元与比特的区别： 比特/秒是信息传输速率的单位，码元传输速率=调制速率=波形速率=符号速率（波特率/符号每秒）。一个码元不一定对应于一个比特。 波特率：（课本上的截图） 码字等于若干个码元 先说明我们口中的信号不是指：0101、0110 等等，这些不是信号（是消息）。信号是实实在在的波形，方波、正 阅读全文
posted @ 2019-03-19 19:40 小杨树苗 阅读(8798) 评论(0) 推荐(1)
2019年3月13日
摘要：
写一点自己对码间串扰的理解。。 码间干扰是数字通信系统中除噪声干扰之外最主要的干扰，它与加性的噪声干扰不同，是一种乘性的干扰。造成码间干扰的原因有很多，实际上，只要传输信道的频带是有限的，就会造成一定的码间干扰。 码间串扰（主要是带限方面的）： 直方脉冲的波形在时域内比较尖锐，因而在频域内占用的带宽 阅读全文
posted @ 2019-03-13 22:12 小杨树苗 阅读(3895) 评论(0) 推荐(1)
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