2023年11月14日
verilog 简易fifo
摘要： fifo.v `timescale 1ns / 1ps module fifo #( parameter fifo_depth = 128 )( input clk, input rst, input read_en, input write_en, input write_data, output 阅读全文
posted @ 2023-11-14 15:32 心比天高xzh 阅读(27) 评论(0) 推荐(0)
vcs与verdi命令行仿真查看波形
摘要： makefile DESIGN_NAME = "fifo_tb" LOG_VCS = "vcs.log" LOG_SIMV = "simv.log" FILE_LIST = "./list.f" # Code Coverage CM = -cm line+cond+tgl+fsm+branch+as 阅读全文
posted @ 2023-11-14 15:30 心比天高xzh 阅读(258) 评论(0) 推荐(0)