验证电路
- 先firrtl -i , 生成verilog文件
- 然后书写harness代码（.cpp文件），用于验证你的电路
- 然后执行以下命令，其中Decoder_Sim.cpp换成你写的.cpp验证文件，Decoder.v换成你的verilog文件，VDecoder换成你的模块，前面加个V。
verilator --cc Decoder.v --exe Decoder_Sim.cpp --trace
make -j -C ./obj_dir -f VDecoder.mk VDecoder
./obj_dir/VDecoder
- 执行之后在根目录生成 .vcd后缀文件
- 然后可以通过 gtkwave 查看这个.vcd后缀的波形图
- YEAH！结束！
harness文件
- 书写方法照着 别人的例子抄
- 里面的使用变量名称可以在相应的 .v后缀文件中（verilog)看到
#include"VDecoder.h"
- 当我看到这个，我还以为我要写一个头文件
- 然后我意识到，可能他过程中会生成
- 所以就是#include"Vxxx.h"这个形式，抄上去
- ok！解决！
GTKWAVE
- 一开始会显示 could not initialize gtk is display env var/xhost set
- 然后我意识到，可能是我没有图形界面的原因
- 安装图形界面 解决！
