$(document).ready(function() { // 禁止右键 $(document).bind("contextmenu", function(){return false;}); // 禁止选择 $(document).bind("selectstart", function(){return false;}); // 禁止Ctrl+C 和Ctrl+A });

2021年11月23日

Verilog基础

摘要： generate-for只针对于module、reg、net、assign、always、parameter、if else、case、function、initial、task等语句或者模块，而for只针对于非例化的循环，如赋值等。 genvar i generate for begin :end 阅读全文

posted @ 2021-11-23 20:43 是晓雨呀 阅读(41) 评论(0) 推荐(0)

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