异步fifo读写频率差的太大问题

就是类似于常见的结构中，在internal register 和 memory之间加Cache一样。设计的目标是，就FIFO本身而言，必须保证其current_state是能被正确识别的，所以为了增加FIFO工作的稳定度和流畅性，不会让两个速度差别太大的domain直接连在FIFO两端，而是通过内部的一个“FIFO Cache”。当然从使用者的角度，他是不知道这种所谓的cascaded FIFO里面还有一个缓冲。统计结果表明，差别为8x 的async-FIFO出问题的几率要比两个差别为4x的 async-FIFO出问题的几率高3~4个数量级，当然这和使用的工艺有关系，这个结果是40nm的。