摘要：Verilog语法基础讲解之参数化设计 在Verilog语法中，可以实现参数化设计。所谓参数化设计，就是在一个功能模块中，对于一个常量，其值在不同的应用场合需要设置为不同的置，则将此值在设计时使用parameter 关键字声明，那么在上层模块例化使用该功能模块时，可以根据具体需求重新配置该常量的值， 阅读全文

摘要：Verilog HDL基础语法讲解之模块代码基本结构 本章主要讲解Verilog基础语法的内容，文章以一个最简单的例子"二选一多路器"来引入一个最简单的Verilog设计文件的基本结构。 以下为本章中例子中的代码： 01 /* 02 * file neme : mux2.v 03 * author 阅读全文