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菜鸟根据地
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随笔分类 -
vivado(FPGA)
verilog的移位运算符(存在不公平现象)
摘要:从上面的例子可以看出,start在移过两位以后,用0来填补空出的位。进行移位运算时应注意移位前后变量的位数,下面举例说明。 4’b1001<<1 = 5’b10010; //左移1位后用0填补低位 4’b1001<<2 = 6’b100100; //左移2位后用00填补低位 1<<6 = 32’b1
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2017-06-20 09:48
小陈同学啦
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vivadio关联notepad++的关键式
摘要:D:\Program Files\Notepad++\notepad++.exe +[line number] [file name]
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2017-06-12 17:05
小陈同学啦
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对于数据流建模和行为级建模的梳理(重点)
摘要:数据流建模,输入输出的类型一般为wire 行为级建模,输入的类型一般为reg,输出的类型为wire,因为always其中的等号左边的式子的值必须是reg类型的 从上面也能看出: 数据流建模,一般用assign声明描述电路行为(连续赋值语句。因此这里的输出必须设置成wire类型) 行为级建模,一般用i
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2017-04-20 17:08
小陈同学啦
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vivado实现模16的计数器
摘要:testbench: 结果为: 这里需要注意的是:initial后的#延时是相对于零时刻了,而且,这里新接触了一个关键字forever,这里是实现无线次数的操作。 这里的时钟clk取反,很巧妙,实现的clk的01变化。 另一个注意点就是always括号中的敏感变量必须是输入信号!!
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2017-04-20 11:04
小陈同学啦
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用vivado实现4比特加法器
摘要:测试testbench: 不知道你有没有发现规律,这里的电路很复杂,但是描述语言不管内部结构,直接描述出其行为。 在测试单元中,直接简单的赋值,似乎更简单。我抓不到硬件的奥秘!
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2017-04-20 09:28
小陈同学啦
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三输入或门(发现这个玩意很不好耍,编程出现错误,不知道哪里出现的,一不小心2输成3也无法查证)
摘要:这就是三输入或门,输出结果为: 这里需要记录的是:for循环哪里要格外小心,这里x1x2x3是相当于3比特的矢量,为什么要申请4比特的invec呢? 因为,这里如果invec也是3比特的,for循环中就会陷入一个死循环,永远出不来。1000.100
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2017-04-19 16:31
小陈同学啦
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vivado第一天从建立文件运行小程序开始
摘要:今天,是第一天什么也处于懵懂的时候,首要的任务就是建立一个文件 首先打开vivado运行软件, 如图所示,选择第一个create new project 来新建文件 选择存储路径,一路向下 当选择芯片的时候,根据需要,没必要全部了解, 我们实验室用的是这一款,所以,我就饿选择这一款了: 然后一直点击
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2017-04-18 15:59
小陈同学啦
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