随笔分类 -  FPGA：DDR2

Altera CY4 FPGA 下 DDR2 的开发记录。
DDR2（6）：8通道的DDR2控制器
摘要：前文说道，我毕业设计的一部分是实现8目摄像头的传图显示，并基于此做一些核心图像处理。一晃时间就过去了多年，当初在实验室同窗共砚，召唤师峡谷切磋拳剑，情景宛在目前。临风远念，想诸位师兄同窗，岁至中年，然风采笑貌，当如昔日也… 图像处理部分是导师的课题核心，不方便公开，但 8 通道的 DDR2 控制器是 阅读全文
posted @ 2026-01-11 14:34 咸鱼IC 阅读(8) 评论(0) 推荐(0)
DDR2（5）：DDR2自动读写控制器
摘要：本讲整理一下，如何利用上一讲的 DDR2_burst 打造一个可以自动读写的 DDR2 控制器，让其能够方便的使用于我们的工程中。以摄像头ov7725 采集 640x480 分辨率的显示为例，整理这次的设计过程。 1、模块例化 DDR2_driver u_DDR2_driver ( //时钟和复位 阅读全文
posted @ 2020-06-20 22:14 咸鱼IC 阅读(3739) 评论(2) 推荐(0)
DDR2（4）：对DDR2 IP再次封装
摘要：生成 DDR2 IP 后就可以使用了，网络上也很多直接对 DDR2 IP 操作的例程，但其实这样还不够好，我们可以对这个 DDR2 IP 进行再次封装，让它变得更加好用。现在试着封装一下，之前的 DDR2 IP 名字就是 DDR2.v，这个封装就命名为 DDR2_burst，其主要作用是完成一次 D 阅读全文
posted @ 2020-06-15 21:13 咸鱼IC 阅读(1682) 评论(5) 推荐(2)
DDR2（3）：自定义读写控制器和DDR2 IP信号说明
摘要：官方的例程还是比较难懂，现在试着在上次的工程上进行修改，做一个简单的读写测试。 一、新建顶层工程 建立工程 top.v，其效果即原先的 DDR2_example_top.v，记得右键设置为顶层模块，主要修改了以下几点： （1）端口信号名字； （2）增加 PLL 生成 100Mhz 时钟供给 DDR2 阅读全文
posted @ 2020-06-09 21:11 咸鱼IC 阅读(3780) 评论(10) 推荐(1)
DDR2（2）：Quartus DDR2 IP 官方例程仿真
摘要：DDR2，全称 Double Data Rate 2 SDRAM，即第二代双倍数据速率同步动态随机存取存储器。它属于 SDRAM 家族的存储器产品，提供了相较于 DDR SDRAM 更高的运行效能与更低的电压，是 DDR SDRAM 的后继者，虽然 DDR2 和 DDR 都采用了在时钟的.上升沿和下 阅读全文
posted @ 2020-06-09 18:01 咸鱼IC 阅读(7322) 评论(12) 推荐(0)
DDR2（1）：一些预备知识
摘要：本次设计其实是从《DDR2（2）：Quartus DDR2 IP 官方例程仿真》开始，但是在这之前，需要掌握一些预备知识。 一、电路设计 这方面的知识我比较欠缺，可以看一下小梅哥写的博客《【小梅哥FPGA进阶学习之旅】基于Altera FPGA 的DDR2+千兆以太网电路设计》。其中比较重要的一点， 阅读全文
posted @ 2020-06-05 17:04 咸鱼IC 阅读(3864) 评论(0) 推荐(1)