摘要：优化实例 【转载文章用于学习http://www.cnblogs.com/lianjiehere/p/3787654.html】 这个实例我们来看看如何对设计进行时序优化，假设设计的顶层框图如图1所示， 该设计在两个系统之间实现了一个POS-PHY第三层链路。 图1：POS-PHY顶层设计框图 如图 阅读全文

摘要：【转载文章用于学习】 学习时序也有一段时间了，一直也没分享什么学习笔记。这次以时序优化为例，检验一下这阶段的学习成果。 关于时序方面的东西也看了、学了很多，就是练得很少，在平常自己的设计中很难找到非常针对的设计来练习，只能在今后的学习中慢慢发掘了。最近在整一个设计，在要求的指标下时序是满足的，但是为 阅读全文

摘要：静态时序分析 基本概念 【转载】 1. 背景 静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。 进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理 阅读全文

摘要：FPGA内部计算小数 【转载】 谓定点小数，就是小数点的位置是固定的。我们是要用整数来表示定点小数，由于小数点的位置是固定的，所以就没有必要储存它（如果储存了小数点的位置，那就是浮点数了）。既然没有储存小数点的位置，那么计算机当然就不知道小数点的位置，所以这个小数点的位置是我们写程序的人自己需要牢记 阅读全文

摘要：转载我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题。作为管理员经常要给这些菜鸟们普及基础知识，但是非常不幸的是很多菜鸟怀着一种浮躁的心态来学习FPGA，总是急于求成。再加上国内大量有关FPGA的垃圾教材的误导，所以很多... 阅读全文

摘要：Xilinx FPGA开发实用教程(第2版)徐文波，田耘著 阅读全文

摘要：在开发阶段，经常需要改代码，而且往往只改局部代码，但是编译的时候，通常会全部重新编译，这会很浪费时间，使得开发效率大大降低。那么有没有一种方法能够降低不必要的编译时间呢？通过查询Quartus II Handbook Version 9.1 Volume 1: Design and Synthesis手册，找到了方法，那就是采用incremental compilation方式。其实这种想法就是将已有编绎的成果保持不变，因此需要将整个设计进行模块化，如果整个设计就是相互耦合，水乳交融，那么好像用这种方法估计是行不通了。在这里野蜜蜂做了一个sigma delta调制工程(软件为Quartus I 阅读全文

摘要：Quartus II 9.0版本的时候软件还有自带的仿真工具，现在安装的是11.0以上版本，才发现Quartus II 11.0以上取消了软件自带的波形仿真工具，因此需要波形仿真就要调用专业的仿真工具Modelsim. 刚开始几天非常不习惯使用Modelsim，总觉得各种麻烦和不习惯，一度有想换回9.0版本的冲动，但是想想技术总是往前发展的，既然Quartus 取消了自带的仿真，而使用专业的仿真工具Modelsim总是有其自己的道理，所以还是决定学习新技术。经过几天的学习加练习，总算是熟练了一些。 这里我来谈谈如实使用Quartus来调用modelsim进行仿真。1. 首先在Qua... 阅读全文

摘要：1、Error (10028): Can't resolve multiple constant drivers for net **这种错误一般是由于定义的reg寄存器在多个always中进行赋值。 always是并行执行的，在多个always中对同一个寄存器进行赋值是不允许的。 阅读全文