xiabodan

人生天地之间,若白驹之过郤(隙),忽然而已
  博客园  :: 首页  :: 新随笔  :: 联系 :: 订阅 订阅  :: 管理

VHDL基本常识

Posted on 2014-07-11 18:08  xiabodan  阅读(126)  评论(0)    收藏  举报 
std_logic_vector和integer需要通过signed或unsigned进行间接转换（强制转换）
a_std <= std_logic_vector(to_unsigned(a_int, width));  --将a_int 转换为向量signal