随笔分类 -  FPGA

SignalTap II应用小实例之触发位置
摘要:概述 SignalTap II一直以来都是笔者调试Altera FPGA设计的利器,最近比较有时间静下心来研究SignalTap II某些细节,虽然笔者有过不少关于SignalTap的使用,且也发表过一些博文介绍,但是还是有些有技巧如果加以利用是可以大大方便具体项目中的调试。比如本文将要介绍的触... 阅读全文

posted @ 2015-06-02 20:37 elegang 阅读(4771) 评论(0) 推荐(0)

【转】分享II→IV FPGA本人的几个版本电源模块设计的方案
摘要:很多人问我FPGA的电源怎么怎么着,当然也有人瞎忽悠乱设计,当然我的设计也不是很完美。。。这里把我当年第一次设计FPGA,到现在的电源方案,几个演变、分析的过程,给大家讲讲。。。(1)FPGA电源方案1最后我们采用3.3V与1.2V的LDO,由于考虑到板卡3.3V逻辑,因此3.3V耗电量更大。因此选... 阅读全文

posted @ 2015-06-02 17:27 elegang 阅读(1609) 评论(0) 推荐(0)

利用Xilinx中的ROM构造查找表来计算sin和cos的方法探讨
摘要:1.使用matlab制作.coe文件查找表的构造构造256点的正余弦表exp(-j*2*pi*(0:255)/256),分别得到 cos和sin的查找表matlab代码: 求sinfid = fopen('sin.txt','a' );str1 = 'MEMORY_INITIALIZATION_RA... 阅读全文

posted @ 2015-05-25 17:38 elegang 阅读(2341) 评论(0) 推荐(0)

关于Verilog 中的for语句的探讨
摘要:在C语言中,经常用到for循环语句,但在硬件描述语言中for语句的使用较C语言等软件描述语言有较大的区别。 在Verilog中除了在Testbench(仿真测试激励)中使用for循环语句外,在Testbench中for语句在生成激励信号等方面使用较普遍,但在RTL级编码中却很少使用for循环语句... 阅读全文

posted @ 2015-05-21 21:50 elegang 阅读(43948) 评论(1) 推荐(0)

生成mif文件的几种方法总结
摘要:mif文件就是存储器初始化文件,即memory initialization file,用来配置RAM或ROM中的数据。生成QuartusII11.0可用的mif文件,有如下几种方式:方法1:利用Quartus自带的mif编辑器优点:对于小容量RAM可以快速方便的完成mif文件的编辑工作,不需要第三... 阅读全文

posted @ 2015-05-21 20:36 elegang 阅读(5689) 评论(0) 推荐(0)

用硬件(Verilog)实现二进制码和格雷码的转换
摘要:格雷码(Graycode)是1880年由法国工程师Jean-Maurice-Emlle Baudot发明的一种编码,是一种绝对编码方式,典型格雷码是一种具有反射特性和循环特性的单步自补码,它的循环、单步特性消除了随机取数时出现重大误差的可能,它的反射、自补特性使得求反非常方便。格雷码属于可靠性编... 阅读全文

posted @ 2015-05-21 15:06 elegang 阅读(10781) 评论(2) 推荐(2)

FPGA同步复位异步复位
摘要:今天看了篇博客,是拿altera的芯片和软件作例子的,讲同步异步复位的:http://blog.sina.com.cn/s/blog_bff0927b0101aaii.html还有一个博客,http://bbs.ednchina.com/BLOG_ARTICLE_201656_2.HTM想起这本书也... 阅读全文

posted @ 2014-11-27 17:52 elegang 阅读(2304) 评论(0) 推荐(0)

xilinx FPGA普通IO作PLL时钟输入
摘要:本帖转自于 :http://www.cnblogs.com/jamesnt/p/3535073.html在xilinx ZC7020的片子上做的实验;[结论]普通IO不能直接作PLL的时钟输入,专用时钟管脚可以;普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input cl... 阅读全文

posted @ 2014-11-27 17:30 elegang 阅读(1977) 评论(0) 推荐(0)

FPGA那些事 --经典总结
摘要:规范很重要工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的。逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了,更不要说检错了;如果一个项目做了一半一个人走了,接班的估计得从头开... 阅读全文

posted @ 2014-11-25 17:55 elegang 阅读(3096) 评论(0) 推荐(0)

基于verilog的FPGA编程经验总结(XILINX ISE工具)
摘要:verilog FPGA编程经验 阅读全文

posted @ 2014-11-25 17:26 elegang 阅读(2394) 评论(0) 推荐(0)

ModelSim仿真入门
摘要:modelsim仿真,modelsim软件介绍,功能仿真,时序仿真 阅读全文

posted @ 2014-11-12 21:56 elegang 阅读(38721) 评论(0) 推荐(10)

Verilog HDL中阻塞语句和非阻塞语句的区别
摘要:VerilogHDL,阻塞语句,非阻塞语句 阅读全文

posted @ 2014-09-19 20:50 elegang 阅读(29005) 评论(0) 推荐(2)

导航