随笔分类 -  数字前端设计

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异步FIFO格雷码及同步相关问题？
摘要：零、前言 关于异步FIFO如何设计请参考之前的一篇文章：手写异步FIFO。 关于异步FIFO的空满现象可以参考：你真的理解异步FIF... 阅读全文
posted @ 2021-12-20 15:39 耐心的小黑 阅读(398) 评论(0) 推荐(0)
FIFO的深度你会计算吗？
摘要：作者：星雨夜澈 出处：http://www.cnblogs.com/dxs959229640/ 数字IC设计中我们经常会遇... 阅读全文
posted @ 2021-12-19 20:10 耐心的小黑 阅读(1228) 评论(0) 推荐(1)
你真的理解异步FIFO读写中的空满现象吗？
摘要：一、前言 我们的都知道FIFO中有两个特别重要的信号，那就是空满信号。在异步FIFO中，空满信号的判断要比同步FIFO稍微复杂一些，... 阅读全文
posted @ 2021-12-18 19:40 耐心的小黑 阅读(2406) 评论(0) 推荐(1)
FIFO设计中与深度depth相关的问题
摘要：零、前言 关于同步FIFO如何设计请参考之前的一篇文章：手写同步FIFO。 关于异步FIFO如何设计请参考之前的一篇文章：手写异步F... 阅读全文
posted @ 2021-12-16 12:05 耐心的小黑 阅读(1423) 评论(0) 推荐(1)
Verilog 统计第一个1后0的个数/1的个数/第一个1的位置
摘要：一、前言 当数据的位宽不是很长时，此类问题可以使用移位寄存器来解决。我们将输入数据不断的右移，这样每次只需要对最后一bit进行判断。... 阅读全文
posted @ 2021-12-13 21:32 耐心的小黑 阅读(1502) 评论(0) 推荐(0)
Verilog 流水线设计
摘要：一、什么是流水线 流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。 目的是将一个大操作... 阅读全文
posted @ 2021-12-09 11:53 耐心的小黑 阅读(803) 评论(1) 推荐(1)
Verilog RTL 级低功耗设计
摘要：下表显示了在数字设计的各个层次上可减少功耗的百分比。RTL 级之后，功耗的减少量已经非常有限。 作为一个编写 Verilog 的伪... 阅读全文
posted @ 2021-11-22 10:52 耐心的小黑 阅读(451) 评论(0) 推荐(0)
跨时钟域同步3---多bit信号同步(延迟采样法/慢到快)
摘要：一、有din_en信号&&频率相差较小 假设两个异步时钟频率比为 5， 我们可以先用延迟打拍的方法对数据使能信号进行 3 级打拍缓存... 阅读全文
posted @ 2021-10-29 22:29 耐心的小黑 阅读(1576) 评论(0) 推荐(1)
SPI协议的数据读写实现(spi_slave)
摘要：一、SPI协议介绍 SPI协议详解 二、程序设计 1、spi_slave模块 该模块接收8路16bit的数据信号ave1---ave... 阅读全文
posted @ 2021-10-19 22:06 耐心的小黑 阅读(2245) 评论(0) 推荐(0)
Verilog 图像数据时序生成(timing_gen/output)
摘要：一、要求 图像输出时序如下图所示，其中VSYNC_OUT为场同步信号，HSYNC_OUT为行同步信号，DATA_OUT为16bit图... 阅读全文
posted @ 2021-10-16 20:44 耐心的小黑 阅读(521) 评论(0) 推荐(0)
跨时钟域同步2---单bit信号同步实战(快到慢+慢到快)
摘要：一、快时钟域>>>慢时钟域 我们假定有两个时钟，CLK1 和 CLK2，还有一个信号叫 READ，CLK1 时钟频率快于 CLK2，... 阅读全文
posted @ 2021-10-08 17:17 耐心的小黑 阅读(873) 评论(0) 推荐(1)
线性反馈移位寄存器LFSR verilog实现
摘要：一、什么是LFSR？ 线性反馈移位寄存器（linear feedback shift register, LFSR）是指，给定前一状... 阅读全文
posted @ 2021-09-27 12:07 耐心的小黑 阅读(1687) 评论(0) 推荐(0)
verilog 串并转换电路
摘要：数字电路中的串并转换主要设计思想来源于用面积换速度，对数据流进行管理。实现串并转换的主要方式有双口RAM，FIFO，移位寄存器等，对... 阅读全文
posted @ 2021-09-24 19:59 耐心的小黑 阅读(1649) 评论(0) 推荐(0)
FPGA 16bit 串口发送程序设计
摘要：串口是“串行接口”的简称，即采用串行通信方式的接口。串行通信将数据字节分成一位一位的形式在一条数据线上逐个传送，其特点是通信线路简单... 阅读全文
posted @ 2021-09-10 12:20 耐心的小黑 阅读(777) 评论(0) 推荐(0)
平等仲裁之循环优先级控制器
摘要：一、功能描述 利用循环优先级算法，每次从不同的起点开始，采用轮询方式查看各个通道是否有请求，优先响应先查到的设备。由于起点是依次变化... 阅读全文
posted @ 2021-06-12 18:25 耐心的小黑 阅读(194) 评论(0) 推荐(0)
Verilog 图像数据的采样和缓冲(FMC_apt)
摘要：一、问题提出 我们假设上一级传输过来了如下的图像数据： 时钟为60MHZ，HBLANK为512CLK，HSIZE为4096CLK，... 阅读全文
posted @ 2021-06-12 16:22 耐心的小黑 阅读(257) 评论(0) 推荐(0)
Xilinx伪双口RAM实现同步FIFO（解决读写冲突）
摘要：一、伪双端口RAM配置 关于创建和配置IP，可以参考我的另一篇文章：Vivado 双口RAM IP核的使用，不同之处只是在于本文使用... 阅读全文
posted @ 2021-06-06 23:05 耐心的小黑 阅读(1282) 评论(0) 推荐(0)
AHB协议的verilog实现（无等待/单次传输）
摘要：一、AHB协议介绍 关于AHB协议的具体内容可以参考下面这篇文章： AMBA 系列之 AHB 协议 下图是三个主机和四个从机的 AM... 阅读全文
posted @ 2021-05-03 20:48 耐心的小黑 阅读(1256) 评论(0) 推荐(0)
verilog 整数开方算法实现（逐次逼近法）
摘要：本文对原文的代码做了一些注释和微调，为的是更加方便理解！！！ 一、逐次逼近算法 逐次逼近算法流程如图 1所示，首先数据输入data[... 阅读全文
posted @ 2021-04-06 20:12 耐心的小黑 阅读(731) 评论(0) 推荐(0)
FPGA丨图像二值化
摘要：一、二值化图像介绍 二值图像（Binary Image）是指将图像上的每一个像素只有两种可能的取值或灰度等级状态，人们经常用黑白、B... 阅读全文
posted @ 2021-03-29 11:51 耐心的小黑 阅读(343) 评论(0) 推荐(0)

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