摘要： module clkFracDiv( output reg clkout, input rstn, input refclk, input [31:0] fenzi, input [31... 阅读全文

摘要： 我不知道名字取对没有，在FPGA计算中有时往往需要在不溢出的情况下将数扩大，从而获得更好的计算精度。 比如。在一个8位宽的系统中，将x=0000_0010，算术左移m=5位之后得到xt=0100_0000，此时的xt参与运算之后能得到更好计算精度，并且通过m我们可以把相应的结果移位回来。 典型的应用 阅读全文

摘要： 在FPGA设计过程中难免会碰到需要进行截位，那定点小数的计算过程中我们需要注意些什么呢？ 首先，我们考虑如下计算式。 sin cos 数据形式是 FIX_32_30 X Y Z 数据形式是 FIX_32_20 φ 是角度 最后需要计算 exp(jπφ)，可以看出来φ具有周期性，是可以-1~+1。要求 阅读全文

摘要： 在FPGA设计中，大部分情况下我们都得使用到数据选择器。并且为了设计参数化，可调，通常情况下我们需要一个参数可调的数据选择器，比如M选1，M是可调的参数。 如果，数据选择器是不带优先级的，我们可以使用 verilog VHDL中的二维数组进行设计 例如，这样综合编译器也是可以正确生成对应的电路。 当 阅读全文

摘要： 我们知道在书本上都说让我们尽量使用不带优先级的的数据选择器，今天我们就来探讨一下二者的区别。 例子1：带优先级的的数据选择器，综合成功，且没有任何警告。 module detection_prio #( parameter NUM = 4, parameter DSIZE = 8 ) ( input 阅读全文

摘要： FPGA跨时钟数据传输，是我们经常遇到的问题的，下面给出一种跨时钟握手操作的电路结构。先上图 先对与其他人的结构，这个结构最大的特点是使用 req 从低到高或者高到低的变化 来表示DIN数据有效并开始传输。并且同过判断 req与ack信号是否相等就可以判断传输是否完成。当req ！=ack时表示正在 阅读全文

摘要： 测试代码： 测试结果： 阅读全文

摘要： 如题，并串转换时FPGA设计里，一个很常用的模块，这里有一个小的探讨。 一般情况下我们可以使用一个计数器与数据选择器进行并串转换，如下图的的结构。这个结构通过计数器不断的改变数据选择器的地址端，从而使并行输入的数据，串行的输出。 这种结构，比较简单，不过有一个问题就是当数据选择器的输入端多了之后从D 阅读全文

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摘要： 一个彩色图像由R G B三个分量组成，一个RGB565的每一个像素点数据为2Byte，即16位，那么从名字上就可看出来这16位中，高5位为R分量，中间6位为G分量，低5位为B分量。 下面做了一个实验，使用matlab读取一个图片，由RGB888转化为RGB565并进行显示。如下图 图 原始的RBG8 阅读全文