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05 2020 档案
verilog 进制的表示
摘要:n'b 是二进制 n’h 是十六进制 n‘d 是四进制 n是位数
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2020-05-29 11:13
小龙别哭
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modelsim 报错
摘要:error loading design: 1,原因是我testbench文件名与模块名不一致 no data : 我的仿真文件选错了; 跟小梅哥做rom实验时,mif文件位置错误,../rom.mif改为./rom.mif.
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2020-05-10 10:05
小龙别哭
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initial 与 always 语句
摘要:initial语句 initial 语句从仿真0时刻开始,在整个仿真过程中只执行一次。如果一个模块包含不同的initial块,那么他们从0时刻开始并发执行,且执行是相互独立的。 由于其只执行一次,所以一般被用于初始化,信号监视,生成仿真波形等。(initial语句内部是顺序执行的,例如: initi
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2020-05-09 16:43
小龙别哭
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Verilog赋值语句
摘要:连续赋值语句:assign 1,其左值必须是一个标量或向量线网,或者是标量/向量线网的拼接。不能是向量或向量寄存器。 2,其总是处于激活状态,重要一个操作数发生变化,其值就会立即重新计算,并赋值给左边的线网。(比如今天遇到的将always里赋值变为assign赋值,解决了有延迟出错的问题) 3操作数
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2020-05-09 15:40
小龙别哭
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