摘要： 首先，实现可以参考这篇博客 https://www.cnblogs.com/yllinux/p/7065331.html 我的代码跟网上的是一样的，师兄给出了其他写法，有空再补。 module coder_83( input [7:0] data_in, input en_in_n, output 阅读全文

摘要： 奇数分频是verilog练习里比较基础的模块，我这里po出的情况是在testbench里遇到的问题。 以三分频电路为例，依靠时钟的上升沿和下降沿可以得到占空比≠50%但刚好错开半个周期的信号clk_1和clk_2，相与后得到所需的时钟。 代码如下： 这里要强调的是，组合逻辑的输出（相与之后得到的cl 阅读全文