雪岭 · 万字概览——先进封装
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采用2.5D和3D先进封装技术的HBM
在前面分析域控制器和激光雷达产品时，我们经常会看到一些先进封装的案例。
例如，在小米YU7四合一域控制器的座舱核心板上，处理器和存储器采用了PoP封装（Package on Package，堆叠封装）：
在华为D3激光雷达中，采用的SPAD-SoC是索尼IMX459，这颗芯片采用了3D堆叠封装：
在速腾E1 Flash激光雷达中，自研的SPAD-SoC同样采用了3D堆叠封装：
在速腾Airy 360°激光雷达中，自研激光器驱动器芯片采用了晶圆级封装。
先进封装是目前芯片发展的重要趋势，本文是对先进封装的概览介绍，主要包括：
- 行业背景；
- 主要的先进封装形式，包括倒装封装、晶圆级封装和立体封装；
- 三个主要玩家（台积电、英特尔和三星）的先进封装产品。
01
“摩尔定律”的失效
1965年，戈登·摩尔提出，集成电路上可容纳的晶体管数目大约每18到24个月就会翻一番，同时器件性能也会提升一倍，即著名的“摩尔定律”。
在从上个世纪70年代以来的几十年的时间里，“摩尔定律”正确预测了集成电路的发展。然而，21世纪以来，尤其是近些年，这一趋势有所放缓，“摩尔定律”似乎正在失效。
随着先进制程逼近物理极限，通过尺寸微缩来提升芯片性能的成本呈指数级增长。
这背后的部分技术原因是：
1）随着晶体管的尺寸持续缩小，尤其当逼近原子级别（硅原子直径约0.2nm）时，量子隧穿等量子力学效应会严重干扰晶体管的正常工作。量子隧穿示意图：
2）晶体管尺寸缩小到一定程度后，工作电压无法再按比例降低。若电压过于接近阈值电压，微小热噪声就会导致晶体管误开关。当电压难以降低时，晶体管密度的增加会让芯片功耗呈爆发式增长。这导致CPU主频自2005年起就被限制在4GHz左右，无法再通过提升主频增强性能，若强行提升性能，芯片产生的巨大热量会直接影响稳定性，甚至烧毁芯片，形成难以突破的“功率墙”。
02
先进封装的发展
随着人工智能、大数据等行业的发展，对于高算力、高传输速率、小型化、低成本和高可靠性的要求在不断提升。
除了“More Moore”（持续摩尔定律）的方法之外，“More Than Moore”（超越摩尔定律）正在得到越来越高的关注。
其中，先进封装，正是“More Than Moore”中的重要路径。
半导体封装技术的发展大致可分为四个阶段，发展历程如下：
图片来源：头豹研究院
可以看到，演进路径主要是围绕着提高集成度、改善电气性能、加强热管理、降低成本、实现系统级整合展开。
图片来源：东吴证券
20世纪末，随着对更高性能、更小体积和更高集成度的需求的提升，芯片级封装（CSP）、倒装封装（Flip Chip）等先进封装形式开始逐渐出现。
进入21世纪后，随着移动通信和互联网革命的进一步爆发，先进封装技术开始进入高速发展的阶段。这一时期，芯片内部布局开始从二维向三维空间发展，陆续出现了2.5D/3D封装、扇入（Fan-In）/扇出（Fan-Out）型晶圆级封装、系统级封装（SiP）等先进技术。
如下是目前常见的封装形式：
图片来源：鲜枣课堂
先进封装通过缩短I/O间距和互联长度，提高I/O密度，进而实现芯片性能的提升。相较于传统封装，先进封装拥有更高的内存带宽、能耗比、性能、更薄的芯片厚度，可实现多芯片、异质集成、芯片之间的高速互联。
图片来源：头豹研究院
先进封装的核心技术有：
- 重布线层技术（RDL）：重新布局裸片I/O触点，支持更多、更密引脚，广泛用于晶圆级封装（WLP）；
- 硅通孔技术（TSV）：通过将芯片的焊点打穿、在通孔里填充金属材料实现芯片与芯片、芯片与基板的垂直连接，是2.5D和3D封装的关键解决方案；
- 凸块技术（bumping）：使用凸点（bump）代替传统引线，增加触点、缩小传输距离和电阻；
- 混合键合技术（Hybrid Bonding）：通过将芯片或晶圆平面上的铜触点抛光后进行退火处理，使得连接平面完全贴合，以无凸点（Bumpless）的方式缩减连接距离和散热能力。
图片来源：Yole
03
倒装封装（FC）
1. 定义
倒装芯片（Flip Chip，FC）技术已经有很长的发展历史。
早在20世纪60年代初，IBM就提出了用于固态逻辑技术的倒装芯片技术，此后该技术发展成为IBM System/360计算机产品线的坚实基础。
不过，直到1990年代，芯片的体积要求越来越小，而单颗芯片内的焊盘数量越来越多（超过1000个）。传统的引线封装无法满足要求，倒装技术才开始逐渐普及。
倒装技术将凸点成型之后的倒装芯片与基板（陶瓷、硅或有机）对准，同时对凸点进行加热回流形成焊点。
翻转芯片技术在目前先进封装市场的份额最大，预计市场容量将从2023年的166亿美元增长到2029年的275亿美元，复合年增长率为9%。
2. 主要优势
传统封装和倒装封装的对比：
相比传统封装，倒装封装的优势非常明显：
- 能够实现高密度的I/O电气连接，有利于减小芯片的体积。
- 凸点连接，相比引线，可靠性也更强。
- 信号传输路径大大缩短，减少寄生电容和电感，提高信号的完整性。
- 晶粒和基板直接接触，热量能够快速传导并散发出去。
3. 核心流程
倒装封装的核心流程如下：
- 凸点制作：在晶粒上制造凸点（Bumping）。
- 贴装：把晶粒反转过来，让凸点对准基板上的焊盘扣在基板上。再通过加热，让熔融的凸点与基板焊盘相结合，实现晶粒与基板的结合。
- 底部填充。
04
晶圆级封装（WLP）
1. 定义
晶圆级封装（Wafer Level Package，WLP）出现于2000年左右，可以实现更小的芯片尺寸、更高的生产效率、更低的制造成本。
在传统封装的工艺中，先对晶圆进行切割分片，然后再封装。而晶圆级封装，是先在晶圆上进行封装，然后再切割分片。两者对比如下：
由于采用批量封装，整个晶圆能够实现一次全部封装，封装效率更高，成本更低。
2. 分类
晶圆级封装可以分为：扇入型晶圆级封装（Fan-In WLP）和扇出型晶圆级封装（Fan-Out WLP）。
1）扇入型：直接在晶圆上进行封装，封装完成后进行切割，布线均在芯片尺寸内完成，封装大小和芯片尺寸相同。扇入型主要应用于面积较小、引脚数量少的芯片，工艺简单。
2）扇出型：基于晶圆重构技术，将切割后的各芯片重新布置到人工载板上。然后，进行晶圆级封装，最后再切割。扇出型利用RDL做连接，RDL可以向外延伸布线。封装的面积大于晶粒的面积，I/O引脚数可以更多，引脚间距也宽松。
3. 扇入型WLP（Fan-in Wafer Level Package，FIWLP）
扇入型的封装布线、绝缘层以及锡球，都位于晶圆的顶部。封装后的尺寸，和芯片尺寸是相同的，通常可以分为BOP（Bump On Pad，垫上凸点）和RDL（ReDistribution Layer，重布线层）两种方式：
- BOP封装的Bump（凸点）直接构建在Al pad（铝衬板）的上面。
- 如果Bump的位置远离Al pad，那么，就需要通过借助RDL技术，将Bump与Al pad进行连接。
过去的20多年，扇入型WLP广泛应用于移动、便携式和消费类产品，特别是低I/O引脚数（≤200）、小芯片尺寸（≤ 6mm x 6 mm）、低成本、低端、薄型和大容量应用的半导体器件。
4. 扇出型WLP（Fan-out Wafer Level Package，FOWLP）
扇出型WLP（FOWLP）可以支持的引脚数量更多。
2006年，英飞凌最先提出扇出型WLP。他们在手机基带芯片封装中实现了量产，并将其命名为嵌入式晶圆级球栅阵列（eWLB）。
2016年，台积电基于FOWLP，推出了集成扇出型（InFO）封装，并成功应用于苹果公司iPhone 7系列手机的A10处理器中，扇出型WLP获得了整个行业的高度关注。凭借该项技术，台积电成功包揽了苹果公司之后每一代手机的处理器芯片制造和封装订单。
后来，FOWLP高速发展，衍生出多种变体，包括核心扇出（Core FO）、高密度扇出（High-Density FO）和超高密度扇出（Ultra High Density FO）等，可以应用于不同的需求场景。
FOWLP工艺过程：由于要将RDL和Bump引出到裸芯片的外围，因此FOWLP需要先进行裸芯片晶圆的划片分割，然后将独立的裸芯片重新配置到载体晶圆中，然后再进行晶圆级封装，再次切割，变成最终的芯片。
05
立体封装的出现和2.5D
1. MCM 2D封装
为了提升集成度，人们首先想到了将多个芯片集成在一起的封装形式，即MCM（Multi-Chip Module，多芯片模块），这是一种2D集成方式。
MCM是将多个Die和其它元器件，组装在同一块多层高密度基板上，进行通过基板电路进行互联，然后再整体封装形成组件。MCM依赖基板实现芯片间的互连，是早期实现多芯片集成的典型 2D 封装技术，核心特征是以基板为核心互连载体。
MCM已有十几年的历史，组装对象通常是超大规模集成电路和专用集成电路的裸片。比如，英特尔早期低功耗移动版酷睿处理器，就是将 CPU 和芯片组封装在同一基板上的 MCM 应用。
MCM的出发点，是满足高速度、高性能、高可靠和多功能需求。MCM的技术难度低、成本低、可靠性高，但集成密度低、时延相对较大。
2. 立体封装的出现
后来，更先进的2.5D封装和3D封装逐渐出现。
其中，2.5D封装通过引入硅中介层（Interposer），在这上面进行布线和打孔（即RDL），从而实现多个芯片的共同封装。3D封装通过TSV（硅通孔）技术，在芯片上刻蚀垂直通孔，并填充金属，以此来完成多个晶粒的上下堆叠封装。
著名的HBM（High Bandwidth Memory，高带宽存储器）就是2.5D和3D封装的典型应用。
通过将HBM和GPU进行整合，能够进一步发挥GPU的性能。其中，HBM通过硅通孔等先进封装工艺，垂直堆叠多个DRAM（3D封装），并在Interposer上与GPU封装在一起（2.5D封装）。
3. 2.5D封装
在先进封装领域，2.5D通常特指采用了中介层（interposer）的集成方式，整体结构如下图所示。
2.5D封装将处理器、存储等若干芯片并列排布在中介层（interposer）上，利用RDL、硅桥、硅通孔（TSV）等技术实现更高密度的互联。这种方式集成密度超越了2D，但又达不到3D，因此被称为2.5D。
中介层目前多采用硅材料，利用其成熟的工艺和高密度互连的特性。虽然理论上讲，中介层中可以有TSV也可以没有TSV，但在进行高密度互联时，TSV几乎是不可缺少的，中介层中的TSV通常被称为2.5D TSV。
2.5D的主要技术：CoWoS（台积电）、EMIB（英特尔）、I-Cube（三星）等。其中，英伟达GPU芯片就是采用了台积电CoWoS封装技术。主要类型如下：
图片来源：Yole
06
3D立体封装
3D封装是在垂直方向堆叠芯片，按照是否使用了硅通孔，通常会分为3D封装（无TSV）和 3D封装（有TSV）两个类型。
1. 3D封装（无TSV）
3D封装（无TSV）有许多不同种类，例如：
图片来源：John H. Lau - Semiconductor Advanced Packaging
其中：
a）使用引线键合技术的存储芯片堆叠。
b）两个芯片面对面通过焊料凸点倒装键合在一起，然后再用引线键合实现下一层互连。
c）两个背对背键合的芯片，底部芯片通过焊料凸点倒装键合到基板上，顶部芯片通过引线键合连接到基板上。
d）两个芯片面对面通过焊料凸点连接的倒装芯片，顶部芯片再通过焊球连接到基板上。
部分实际案例：
图片来源：John H. Lau - Semiconductor Advanced Packaging
如下是应用处理器芯片组（应用处理器+存储器）的封装堆叠（package-on-package，PoP）。可以看到，在底部封装中，应用处理器通过焊料凸点倒装键合到积层封装基板并完成底部填充。顶部封装存储器，通常采用交叉堆叠和引线键合的方式连接到无芯板有机基板上。
图片来源：John H. Lau - Semiconductor Advanced Packaging
如下显示了应用处理器芯片组的另一种 PoP结构。在底部封装中，应用处理器通过再布线层（RDL）扇出，然后通过焊球连接在PCB上。用于倒装芯片的晶圆凸点成型工序、积层封装基板和底部填充均被省略。上层封装保持不变，仍用于封装存储芯片。
图片来源：John H. Lau - Semiconductor Advanced Packaging
部分实际案例：
图片来源：John H. Lau - Semiconductor Advanced Packaging
2. 3D封装（有TSV）
3D封装（有TSV）是更为先进的3D封装方式，该方式将芯片通过TSV贯穿整个芯片直接进行电气连接，无中介层。
常见的类别如下所示：
图片来源：John H. Lau - Semiconductor Advanced Packaging
其中：
a）DRAM 和基本逻辑芯片是通过TSV、微凸点和底部填充料堆叠的。
b）一个高带宽存储器(通过微凸点)连接在带有TSV的逻辑芯片上。
c）一个无凸点芯片混合键合在另一个带有 TSV的无凸点芯片上。
3D封装可以有效缩短信号的传输链路，2D封装和3D封装的信号传输链路的对比：
3D封装目前并不适合所有的晶片，目前主要用在CIS、DDR、HBM等产品中。
例如Sony的CIS芯片：
激光雷达中使用的SPAD-SoC也经常采用3D堆叠封装：
由于技术难度很高，目前只有TSMC、Intel、Samsung这几家晶圆厂可以实现，例如：SoIC（台积电）、Foveros（英特尔）、X-Cube（三星）等。一般来说，判断各家封装厂3D封装技术能力的好坏，TSV Diameter、I/O Pitch、RDL-LS的精度等是重要的评价标准。
07
主要玩家：台积电
早在2008年，台积电就成立集成互连与封装技术整合部门，入局先进封装，是先进封装技术创新的引领者之一。
台积电的先进封装称为3D Fabric，包含三类：CoWoS（晶圆上芯片基板）、InFO（集成式扇出）和SoIC（集成芯片系统），如下所示：
1. InFO
InFO（Integrated Fan-Out，集成扇出技术）是台积电于2017年开发的一种基于FOWLP的2.5D封装技术。
InFO不使用昂贵的硅中介层，采用扇出型重布线层（RDL）将多个芯片进行互联，实现更小的尺寸和更高的集成密度。
InFO可应用于射频和无线芯片的封装，处理器和基带芯片封装，图形处理器和网络芯片的封装。
例如，苹果iPhone处理器早年一直是三星生产，但台积电却从苹果A11开始，接连拿下iPhone处理器订单。其中重要原因是台积电的InFO技术，能让芯片与芯片在封装内直接互连，减少体积，腾出宝贵的空间给电池或其他零件使用。苹果从iPhone 7就开始采用InFO封装，后续持续在用，包括其他品牌的手机也开始普遍使用这个技术。
InFO系列包含许多子产品，如下：
其中：
1）InFO_PoP：是FOWLP（扇出型晶圆级封装）与POP（堆叠封装）的结合，采用高密度 RDL 和 TIV (Through InFO Via) 将芯片引脚引到外围形成面阵，然后采用PoP (Package on Package) 将上下芯片连接到一起，可集成移动处理器和 DRAM 封装堆叠，适用于移动应用。
与 FC_PoP 相比，InFO_PoP无有机基板和 C4 凸块，因而具有更薄的外形和更好的电气和热性能。
2）InFO_oS（InFO on Substrate）：两个或者多个芯片通过InFO工艺进行集成，然后再安装在基板上，如下图所示。利用 InFO 高密度互连技术，最高可支持 2/2µm RDL 线宽/间距，可集成多个先进逻辑芯片，支持 SoC 上的混合焊盘间距，最小 I/O 间距为 40µm，最小C4凸块间距为 130µm。
3）InFO_LSI：是一种高带宽、低成本的异构集成技术，通过硅桥和RDL（重分布层）实现芯片间的互联，适用于需要更高互联密度的场景。
4）InFO_SoW：可以实现高带宽密度、低延迟的性能，系统原理如下：
2. CoWoS
2011年，台积电推出首个2.5D封装技术，即CoWos封装（基板上的晶圆级芯片封装）。
其中，“CoW”指芯片堆叠，“WoS”则是将芯片堆叠在基板上。
CoWos由CoW(Chip on Wafer，片上晶圆)和oS(Wafer onSubstrate，晶圆基板)组合而来，通过在一个硅中介层上集成多个芯片，形成一个高性能的封装解决方案。
2.5D 封装为水平堆叠芯片，主要将系统单芯片(SoC)与高频宽记忆体(HBM)设置在中介层(interposer)上，先经由微凸块(micro bump)连结，使中介层内的金属线可电性连接不同的SoC与HBM，以达到各芯片间的电子讯号顺利传输，然后经由硅穿孔(Through-Silicon Via,TSV)技术来连结下方PCB基板(substrate)，让多颗芯片可封装一起，以达到封装体积小、功耗低、引脚少、成本低等效果。
CoWoS和InFO的对比：
- CoWoS有硅中介层，InFO没有。
- CoWoS针对高端市场，连线数量多，封装尺寸大。InFO针对中低端市场，连线数量较少，封装尺寸较小。
台积电2012年就开始量产CoWoS。英伟达的GPU（H100、A100、B100、B200），谷歌的TPU都是采用CoWoS技术。到2026年底，台积电的CoWoS月产能将从2024年的3.2万片大幅提升至9.3万片。
摩根士丹利最新发布的研究报告称，到2026年，英伟达的CoWoS晶圆总需求量将达到59.5万片，占全球总需求的60%。AMD预计将获得10.5万片CoWoS晶圆，占据约11%的市场份额。博通在2026年的CoWoS总需求约为15万片，占据15%的份额。
根据封装结构和工艺不同，台积电将CoWoS封装技术细分为三种类型：CoWoS-S（硅中介层）、CoWoS-R（重新布线层中介层） 和 CoWoS-L（混合中介层）。
1）CoWoS-S：是带有硅中介层的Chip-on-Wafer-on-Substrate，是最为正统的CoWoS工艺技术，该平台为人工智能和超级计算等超高性能计算应用提供了一流的封装技术。结构如下：
CoWoS-S适合互连密度要求非常高的封装，其封装尺寸支持到最大3.3X掩模版尺寸（约2700mm^2）的硅中介层。
如果需要的尺寸更大，则需要使用CoWoS-L和CoWoS-R。
2）CoWoS-R：采用RDL中介层，可提供与基板之间良好的应力缓冲。CoWoS-R和CoWoS-S最大的区别在于，interposer材料和工艺的不同。
CoWoS-R采用了类似于InFO互连技术的RDL interposer，RDL interposer由聚合物和铜布线组成，相对Silicon interposer，有更好的机械柔性，并支持更大的interposer尺寸以满足复杂的功能需求。
CoWoS-R中的RDL interposer由最多6层铜组成，可支持最小2um线宽/间距。相比硅中介层的，RDL interposer的CTE和下部基板更为适配，RDL interposer和C4 Bump提供了良好的缓冲效果，应变和应力大大降低，从而提高了大面积中介层的可靠性。
3）CoWoS-L：采用混合中介层，支持局部硅互连和IPD无源器件，具有更高的灵活性。
CoWoS-L结合了CoWoS-S和CoWoS-R的技术优点，使用RDL中介层与局部硅互连LSI（Local Silicon Interconnect)，为芯片提供了更加灵活的集成方式，其中RDL层用于电源和信号传输。该产品支持从1.5X掩模版尺寸开始，可扩展到更大的尺寸，以集成更多的芯片。
CoWoS-L的灵活性在于：
- 对于布线密度非常高的区域，可采用局部硅互连LSI，LSI支持多层亚微米铜线互连，其互连的金属类型、层数和间距可与CoWoS-S的产品技术规格一致。
- 对于布线密度较为宽松的区域，则通过中介层和其表面的RDL层进行信号互连，CoWoS-L的中介层采用有机材质，在其正面和背面都有RDL层，穿过中介层的通孔连接正面和背面的RDL层，用于信号和功率的传输。
- CoWoS-L支持在逻辑芯片下方集成额外元件的能力，例如独立的IPD（集成无源器件），使其具有更好SI/PI性能。
3. SoIC
SoIC（System-on-Integrated-Chips，系统级集成芯片）是台积电的3D垂直堆叠技术。
SoIC通过混合键合（没有凸点的键合结构），直接将多层芯片堆叠，无需中介层或硅通孔，实现超高密度集成，能对10纳米以下的制程进行晶圆级的集成。
下图是传统的3D IC和SoIC集成的对比：
SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）两种技术形态。
1）SoIC_CoW：生成流程是，先将上部和下部芯片从原始硅晶圆上切割下来，挑选KGD（Known Good Die）。然后，将上下两组芯片都粘合到各自载体晶圆的精确位置上。最后通过和WoW相同的工艺，键合2个承载晶圆。
2）SoIC_WoW：生产流程是，先将晶圆堆叠并键合到一起，随后给底部晶圆植球，然后进行晶圆测试，最后进行分片和封装。
WoW可以提供更高的对准精度、键合良率和更高的生产效率。但是由于无法选择KGD，会导致将有缺陷的芯片粘合到良好的芯片上，或者良好的芯片粘合到有缺陷的芯片上，从而导致良好芯片的浪费。
因此，WoW 适合良率高、芯片尺寸较小的晶圆，而对于对良率低、芯片尺寸大的晶圆，宜采用CoW。
07
主要玩家：英特尔
英特尔的先进封装技术主要以EMIB和Foveros为主，此基础上又扩展出Co-EMIB、Foveros Direct、ODI等：
图片来源：Yole
1. EMIB
EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多芯片互联桥）是一种通过嵌入基板硅桥，实现的2.5D异构集成技术。
在需要高密度互连的部位，通过将硅片嵌入基板，形成高密度互连桥。其他区域则通过基板进行互连。示意图如下：
常规凸点的间距100um，在EMIB区域则变为55-36um，用于支持更高密度的互连。
实物剖面图如下。在密度高的互连区域，芯片上采用了小而密的凸点，采用EMIB互连，其它区域使用常规凸点，采用基板互连。
可以看到，台积电的CoWoS-L有和EMIB类似之处。
严格来说，EMIB不属于2.5D封装技术，因为它既无中介层，也无硅通孔，但是EMIB确实比2D封装要复杂，在某种程度上达到了2.5D中介层的效果，所以英特尔将其称为2.5D封装。
2. Foveros
在Foveros技术方案中，上方芯片和下方面对面堆叠，通过微凸点（Micro-Bumps）连接，然后通过TSV连接到下方的Solder Bump并安装在基板上，结构示意如下：
3. Foveros Direct
Foveros Direct使用铜与铜的混合键合取代Bump，把凸点间距缩小到10微米以下，从而大幅提高芯片互连密度和带宽。
Foveros和Foveros Direct对比如下：
4. Co-EMIB
Co-EMIB融合了EMIB和Foveros技术， EMIB负责提高水平互连的密度，Foveros负责打通垂直互连通道。
通过Co-EMIB技术，可将多达几十个芯片放入一个封装中，示意如下：
图片来源：SiP与先进封装技术
5. ODI
ODI (Omni-Directional Interconnect) 全方位互连技术。
下图左边是Foveros技术，右边是ODI技术，通过添加金属支柱，允许最右侧的顶部芯片直接连接到封装。
图片来源：SiP与先进封装技术
08
主要玩家：三星
三星的先进封装技术主要分为两大类：2.5D封装（主要以I-Cube为主）和3D封装（X-Cube）。
图片来源：Yole
1. I-Cube
I-Cube属于2.5D封装技术，在布局设计上采用并行放置多个芯片。该技术分为两个版本：I-Cube S和I-Cube E。
1）I-Cube S
I-Cube S适用于中小规模芯片集成（S代表Silicon Interposer），示意图如下。可以看出，I-Cube S 和台积电的CoWoS-S的结构相同，都是将芯片安装在硅中介层上，然后再安装在基板上。
图片来源：SiP与先进封装技术
H-Cube是在I-Cube S的基础上增加了一层ABF基板，可以进一步提高布线密度，实现较大的封装尺寸。
图片来源：SiP与先进封装技术
但从基板技术的发展来看，H-Cube应该只是一种过渡产品，因为只要HDI基板支持的布线密度足够高，ABF基板则完全可以省略。因此，三星也没有将H-Cube单独分离出来，而是划分到了I-Cube的类别中。
2）I-Cube E
I-Cube E（E代表Embedded Silicon Bridge）支持更大规模的多芯片异构集成，满足高性能计算需求。
和I-Cube S采用的整体硅转接板不同，I-Cube E将硅桥嵌入RDL中介层中。在高密度互连区域，可以采用硅桥，其它区域则采用RDL中介层进行互连。I-Cube E的示意图如下：
图片来源：SiP与先进封装技术
可以看出，三星的I-Cube E、台积电的CoWoS-L和Intel的EMIB结构相似。
2. X-Cube
X-Cube是一种3D封装技术，可以实现垂直堆叠芯片。
该技术分为X-Cube（bump）和X-Cube (Hybrid bonding) ，两者区别就在于上下芯片界面的连接方式，前者采用bump凸点连接，适用于中等密度堆叠，后者采用混合键合连接，实现更高的互连密度和更好的热传导系数。
X-Cube（bump）的结构示意图如下：
图片来源：SiP与先进封装技术
X-Cube (Hybrid bonding) 的结构示意图如下：
图片来源：SiP与先进封装技术
09
结语
先进封装的方案多种多样，不过本质是优化连接关系。通过各种方法，缩短连线距离，降低传输延迟，提升集成密度，在降低整体成本的情况下，同时提升系统性能。
1. 市场趋势
根据Yole的统计数据，2024年先进封装市场达到460亿美元，较2023年回暖后同比增长19%。
市场预计将在2030年超过794亿美元，2024-2030 年复合年增长率（CAGR）达9.5%，AI与高性能计算需求成为复苏周期主要驱动力。
图片来源：Yole
2. 技术趋势
未来，先进封装的技术升级方向为提升连接效率（性能）和降低集成成本。
下图展示了2019年至2029年关键先进封装参数的路线图，包括3D堆叠间距、凸点I/O间距、RDL线宽/间距尺寸和球状I/O间距。
图片来源：Yole
3. 技术方案
在先进封装领域，IDM类厂商、Foundry类厂商及OSAT类厂商均积极布局，相互之间既有竞争也有合作。不过相对来说，IDM和Foundry类厂商更具优势，主要原因是先进封装高度依赖晶圆制造技术，例如重布线层(RDL)、硅通孔(TSV)、混合键合(HB)，均需要在裸晶本体上进行。
台积电、三星、英特尔三家主要高端芯片制造厂家，仍然占据主导地位。头部厂商在先进封装上普遍采用“大平台+技术分支”的架构，覆盖晶圆级、2.5D/3D封装等技术，形成覆盖全场景的封装解决方案。
他们先进封装技术的对应关系如下：
图片来源：SiP与先进封装技术
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参考文献链接
参考资料：
- Yole：Status of The Advanced Packaging Industry
- TechInsights：Advanced Packaging Technology Webinar
- 头豹研究院：中国半导体先进封装行业研究
- 东吴证券：先进封装赋能AI计算
- 微信公众号：鲜枣课堂
- 微信公众号：SiP与先进封装技术
- 李扬，《基于SiP技术的微系统》
- （美）刘汉诚，《半导体先进封装技术》
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