光刻技术详解：从DUV到EUV再到High NA EUV

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光子技术在半导体器件制造领域应用广泛。虽然采用先进光子技术(如深紫外光刻技术DUV和极紫外光刻技术EUV)的工艺仍是行业热议焦点，但光学子系统在器件制造工厂(晶圆厂)中无处不在——从光的生成、调控到测量，都离不开光学方法支撑。除光刻工艺外，光子技术在半导体领域的应用还包括关键尺寸(CD)测量、工艺对准检测、掩模检测、工艺传感等众多技术。若没有光子技术，器件制造商将无法制造出构成集成电路(IC)的精密叠层结构。

Figure 1. (a) Metal-oxide-semiconductor fi eld eff ect transistor (MOSFET) symbol and structure;(b) bipolar junction transistor (BJT) symbol and structure

集成电路(IC)由具有不同电学特性的材料层构成，例如半导体、绝缘体和金属。这些材料在基板表面经过精密图案化处理，形成微米级电子元件(晶体管、电阻器、电容器等),当通过金属线路连接时便构成集成电路。晶体管是集成电路的核心元件，其功能和设计通常分为两大类(图1):金属-氧化物-半导体场效应晶体管(MOSFET)和双极结型晶体管(BJT)。这类晶体管广泛应用于逻辑电路、微处理器、动态随机存取存储器(DRAM)以及闪存(亦称NAND)等多种电路领域。图2展示了一个典型的CMOS数字集成电路实例，清晰呈现了后端金属连接结构及直接形成于硅基板表面的晶体管。此类CMOS电路通过配置互补对称的p型与n型MOSFET,实现逻辑功能的精准控制。

Figure 2. Cross-sectional schematic of CMOS device

当前集成电路架构正持续发展，不断实现更高集成密度、功能性和性能。图3展示了提升成本效益与功能性的几种典型方案：3D NAND架构通过类似摩天大楼的堆叠方式优化存储单元布局以缩减整体尺寸；FinFET晶体管采用三维设计技术有效降低漏电流；动态随机存取存储器(DRAM)则持续微缩至更微小尺寸。功能与性能的提升速度始终遵循著名的摩尔定律曲线——该定律预测成本每两年减半。然而当器件设计规则进入纳米级范围时，基础物理定律开始制约成本与功能的提升速度，导致新型集成电路架构难以延续摩尔定律。不过，被称为“超越摩尔”的新异构集成方案正在被采用，以延续微缩化进程。

Figure 3. 3D device road map

Figure 4. Complexity and infl ections

Figure 5. Evolution of process complexity (mask steps) and infl ections

在7纳米等先进半导体节点工艺中，制造过程需要超过1000道工序，其中包含数十道关键“掩模步骤”（如图4和图5所示）。这些工序不仅会增加集成电路的生产时间和成本，还会提高关键缺陷产生的概率。为缩小特征尺寸而采用的多道光刻工艺（涉及光刻-蚀刻-光刻-蚀刻循环），通过应用先进 EUV 光刻技术可在一定程度上减少。在提升工艺复杂度的同时控制成本，光刻系统将重点放在以每小时晶圆数（WPH）为单位的生产效率上。

半导体器件制造需要经过数百道连续工序才能生产出功能完备且成本效益高的器件，每道工序都必须近乎完美地完成，以避免产生致命缺陷。该工艺流程，具体工艺步骤如图6所示，其详细流程在表1中进行了说明。

Figure 6. Overview of the semiconductor manufacturing process

序号	步骤	描述	量测（●）检测（▲）
1	硅锭生长	电子级单晶硅锭采用Czochralski法生长。
2	晶片制造	将晶粒研磨至目标直径后，通过线锯或内径锯工艺加工成薄片（晶圆）。晶圆经研磨和/或研磨处理达到 μm水平表面平整度，去除表面损伤层。随后进行化学机械抛光制备抛光晶圆，最后可沉积外延层。	● Δ
3	有源区隔离	通过热氧化、氮化物沉积和光刻技术，在晶圆表面定义有源器件区域。在有源区周围蚀刻出浅隔离沟槽，并填充沉积的二氧化硅。
4	N-和P-井结构	通过光刻胶涂覆工艺对晶圆进行图形化处理，利用含有图案掩模的掩模版，通过特定波长的强光进行选择性显影，聚焦光线以实现最终尺寸。N型和P型阱区则通过离子注入技术形成。	●
5	晶体管形成	通过热氧化、多晶硅沉积、图形化和蚀刻工艺，在晶圆表面制造晶体管。	● Δ
6	接触孔形成	通过二氧化硅沉积、图形化和蚀刻工艺形成接触孔，随后用沉积金属材料进行填充。	● Δ
7	第一层金属形成	首先沉积二氧化硅或其他绝缘膜，通过光刻技术进行图形化处理后进行蚀刻。接着在介电层中通过光刻和蚀刻工艺形成互连结构。随后在氧化层的开口处沉积金属薄膜，形成通孔和金属互连结构。这种工艺称为双大马士革工艺。最后通过化学机械抛光步骤对多余材料进行平坦化处理。	● Δ
8	重复步骤7以生成后端连接	重复步骤7，以形成如图6所示的多层金属结构。	● Δ
9	切割分片	对芯片进行测试并进行分拣以便包装。

一、光刻技术

光刻技术最初被定义为“一种从平坦表面（如光滑的石板或金属板）进行印刷的方法，该表面经过特殊处理，使油墨仅附着于待印刷的图案区域”。在半导体器件制造中，石板对应硅晶圆，而油墨则是通过沉积、光刻和蚀刻工艺共同作用，在晶圆上形成电路所需特征结构。器件制造中的光刻工艺采用光学曝光技术来构建图案，这种半导体光刻技术通常被称为“光刻技术”。由于光刻技术具有光学特性，能够实现微小特征结构和高晶圆良率，因此成为半导体芯片图案化工艺的首选方案。这与直接写入和压印等其他工艺形成鲜明对比。

首先，光刻系统必须实现三大核心功能：a) 提供超高分辨率（即实现极细线宽），b) 实现精准位置控制（即确保各层间完美“叠合”），c) 如图7所示，以极高速度完成这些操作。

光刻系统的工作原理是：首先通过“照明光学系统”对蓝光路径中的光线进行预处理，使其在抵达光掩模前完成参数调整。该光掩模采用透射式掩模（用于 DUV 工艺）或反射式掩模（用于 EUV 工艺），其图案尺寸是晶圆上待沉积线条的四倍。经过掩模处理后，图案化的光线通过“投影光学系统”（DUV 采用透镜， EUV 采用反射镜）聚焦到安装在高精度移动平台上的光刻胶晶圆上。现代“扫描式”系统中，掩模台与晶圆台可独立移动，某些系统甚至能在12秒内完成整片晶圆曝光（即每小时可处理300片以上晶圆）。

此外，光刻系统还配备精密的位置传感器（红光路径）和对准传感器（图中未显示），确保掩模台与晶圆台的精准定位，最终实现晶圆各层间的完美叠合。

Figure 7. Three technologies that determine the performance of semiconductor lithography systems

1）分辨率

分辨率是光刻系统最重要的核心能力。这类系统最初在1980年代采用436纳米和365纳米光源，随后在1990年代至2000年代发展出工作波长为248纳米和193纳米的 DUV 准分子激光器，最终在2010年代的 EUV 系统中实现了13.5纳米的突破。更短的波长能显著提升晶圆上图案化线条的分辨率（图8），因为光刻精度与光波长(l)除以光刻系统的数值孔径（NA）成正比关系。

Figure 8. Technologies that vary wavelength to enable lithography resolution improvement

Figure 9. Lithography resolution improvement to date driven by NA increase, requiring larger optics

为提升分辨率，光刻系统的数值孔径（NA）也实现了跨越式发展：从1980年代 DUV 系统的0.38 NA，到2000年代NA 1.35的 DUV 193 nm浸没系统，这推动了大尺寸精密光学元件的研发（图9）。随后，针对 EUV 系统的全反射光学系统应运而生，其数值孔径从0.33 NA起步，未来有望突破0.55 NA，甚至实现更高数值孔径值。

2）对准精度

对准精度是光刻系统第二重要的核心能力。该精度通过多种光学传感器实现并维持：部分传感器用于测量晶圆上定位标记的横向位置，另一些则是校准编码器，用于测量载物台的定位精度。部分传感器能提供完整的晶圆高度地形数据，使每个扫描视野的晶圆垂直位置都能进行调整，从而确保曝光时的焦点均匀性。这些测量数据可在不到2秒内完成，覆盖晶圆上数十个标记点，具有小于1纳米的重复精度和1.5纳米的测量精度。

3）吞吐量

吞吐量是光刻系统第三项重要能力。对更高分辨率和精度的需求大幅增加了光刻系统的复杂性和成本。这些复杂且昂贵系统的经济可行性迫使制造商专注于提高系统吞吐量（即每小时晶圆数量——wph）。为提高吞吐量，光刻系统已从早期采用步进重复方法（一步照亮掩模场）的“步进机”发展为使用双晶圆台的“扫描机”，允许在系统曝光另一片晶圆的同时对一片晶圆进行映射。现代光刻系统的吞吐量超过300 WPH 。这意味着系统分配给晶圆位置映射的时间不足约12秒（如上段所述），同时在300毫米晶圆上曝光全部96个场（26毫米×33毫米）的时间也不足12秒，同时需确保曝光深度在投影镜头的焦深范围内。这相当于晶圆台的步进速度需超过2 m/s，扫描速度需超过0.5 m/s，加速度需超过30 m/ s² 。由于掩模版需将图案放大4倍后印制到晶圆上，其台速度和加速度分别超过2 m/s和120 m/ s² 。这意味着晶圆和台面承受的力约为12g（即远超战斗机飞行员所经历的加速度！），同时保持亚纳米级的可重复性和台面位置的精确度。

Figure 10. Evolution of EUV optical power

通过增加光刻系统中的光功率，可以进一步提高吞吐量。这能在更短的时间内产生相同的光子通量到光刻胶上，从而提升扫描速度。然而，由于现有光源技术的限制，这一方案的实施颇具挑战。此外，光强对线条质量至关重要。 EUV 光源制造商致力于提高功率，通过增加光子通量来减少线边缘粗糙度。目前已有采用250瓦光源的系统，实验室中已实现500瓦及以上的光功率（图10）。

4）基本工艺流程

Figure 11. A schematic representation of a semiconductor device patterning process.

图11展示了用于定义浅沟槽隔离结构的典型光刻工艺，该工艺包含以下步骤：

1. 清洁基板表面。

2. 清洁后的基板表面会形成热氧化垫氧化层，随后沉积一层 CVD 氮化硅。

3. 使用化学气相沉积（PECVD）技术，在基板上依次沉积非晶碳硬掩模层和氮化硅（DARC）层。硬掩模用于改善蚀刻过程中线条边缘粗糙度和结构完整性。

4. 将基板置于真空吸盘中的光刻胶旋涂机上，以3000-6000转/分钟的转速进行旋涂。将粘稠的液态光刻胶溶液滴注在基板中心，利用离心力使光刻胶均匀铺展覆盖整个基板表面。图12展示了光刻胶旋涂工艺的主要组件和作用机制。光刻胶的最终厚度由其粘度和旋涂机转速的倒数决定，根据工艺需求可调整至1-2 μm 。光刻胶是化学化合物，当暴露于紫外线（UV）时会改变结构，从而改变其在曝光区域的溶解度。光刻胶分为正性光刻胶和负性光刻胶两种类型：正性光刻胶在紫外线照射下溶解度增加，而负性光刻胶在曝光区域则会失去溶解性。

Figure 12. Schematic for a spin coater showing major components and actions.

5. 预烘步骤（有时称为“软烘”）通过蒸发基板上光刻胶层的溶剂来完成。该步骤通常在生产环境中采用微波或红外加热技术，或在显影实验室使用对流烘箱或热板进行。需要特别注意的是，预烘条件必须根据具体器件工艺要求进行优化。

6. 预烘完成后，涂覆光刻胶的基板会接受紫外线图案曝光。在现代 ULSI 技术中，这种曝光通过投影技术实现，采用步进重复或扫描仪设备配置，使基板表面的小区域被多次图案化处理。早期的光刻胶曝光技术包括接触印刷和邻近印刷。光刻工艺是一个极其复杂且精密的流程，图13展示了投影光刻的基本组件。

Figure 13. Projection photolithography components.

在光刻工艺中，首先通过掩模和晶圆上的高精度定位标记对基板与掩模进行对准。曝光时，紫外光通过名为“照明光学系统”的透镜组，形成具有特定光强分布的准直平行光束（即所谓的次级光源）。该准直光束穿过包含基板图形化图案的光掩模（图14）。在投影光刻中，这类掩模被称为光罩，其设计可针对单个芯片或芯片的特定区域进行图形化处理，具体取决于芯片尺寸和图案复杂度。在此工艺中，携带图形化信息的光束会通过另一套名为“投影光学系统”的透镜组，将图案尺寸缩小至微电子器件所需的尺寸。完成单个芯片或芯片阵列的曝光后，步进机将基板（及/或掩模）移位，使系统对准待图形化的基板下一段区域，重复上述流程即可完成后续图案化处理。

Figure 14. Photomasks (reticles)

7. 在完成整个基板的曝光后，图案化的光刻胶需进行二次烘烤（即“曝光后烘烤”）。这一步骤能有效消除光刻胶图案中的某些光学伪影（如驻波效应），并促进对改变显影胶溶解度至关重要的化学反应。同时，该工序还能彻底清除胶层中残留的微量溶剂。

8. 曝光后，通过去除高溶解度部分（正性胶显影区为未曝光区域，负性胶显影区为曝光区域）完成光刻胶图案的显影。常规光刻胶采用水性显影液，通过旋转晶圆上的旋涂显影设备进行喷涂，该设备与光刻胶涂布工艺所用设备类似。通常基板需在旋涂显影设备中完成冲洗和干燥。显影完成后，基板表面仅保留目标光刻胶图案。随后进行二次烘烤（称为“硬烘烤”），使最终光刻胶图像硬化，以承受后续蚀刻或离子注入等工艺。该工序通常采用高温烘烤，最高温度可达150°C。

9. 带有图案化光刻胶的基板需依次进行蚀刻工艺，以在 DARC 和硬掩模涂层中复制光刻胶图案。随后通过 O₂ 等离子灰化工艺去除光刻胶，再用氟碳蚀刻工艺去除 DARC 。基板需经过皮拉尼亚清洗以去除所有有机残留物。

10. 将图案转移到底层基板是图形化工艺的终极目标。在离子注入过程中，当存在硬化光刻胶的区域，入射离子将无法到达基板。同样，在蚀刻工艺中，只有未覆盖光刻胶的区域才会发生材料损耗。而在薄膜沉积的图形化工艺中，当光刻胶被去除时，覆盖光刻胶的区域将被剥离沉积的薄膜。

11. 最后一步是使用 O₂ 等离子体剥离机去除硬掩模，并通过最终清洗步骤彻底清除残留的有机残留物。

需注意，所有曝光前后的步骤都需要精确的温度控制。

二、深紫外（DUV）光刻技术

193纳米光刻设备中的光学系统被称为折反射系统。该术语表示其同时使用透镜（折射）和反射镜（反射）元件来引导和调节激光器的光线。

此类系统的显著优势在于：既能覆盖源激光的宽频带特性，又可有效抑制色差。照明光学部门根据芯片制造商的具体需求，可提供环形、偶极或四极等不同照明模式，这些模式统称为次级光源。

光学系统中的折射元件通常采用合成熔融石英或氟化钙材料制成，这类材料对193纳米波长的光具有低吸收特性。系统中的光罩（又称掩模）一般由熔融石英制成，其表面覆盖着透明聚合物薄膜，薄膜内嵌有铬制图案。这种薄膜能有效阻挡颗粒污染，防止在焦平面上产生干扰——该区域对晶圆上光刻胶层的图案化光图像保真度影响最大。

光的物理特性是决定光刻工艺最终分辨率（即最小特征尺寸）的关键因素（同时受基板特性、光刻胶性能及设计方法等其他因素影响）。根据瑞利方程，可实现的最小线宽(W)由曝光光波长（λ）和投影光学系统的数值孔径（NA）共同决定：

其中k1是反映光刻胶质量、离轴照明等分辨率增强技术等加工特性的重要参数。虽然理论最小值为0.25，但低于0.3的数值因工艺难度过高或成本过贵而难以实际应用。数值孔径（NA）衡量光学系统收集和聚焦光源的能力。图15展示了镜头系统数值孔径与其他关键参数的关联关系。在微细加工领域，数值孔径越大越理想，因为这能显著缩小光刻系统可实现的最小特征尺寸。以空气为成像介质时，镜头系统的最大数值孔径可达1.0，不过实际应用中通常不会超过0.95。

Figure 15. The relationship between NA, the half-angle of the light cone, and the refractive index of the imaging medium between the lens and the substrate

采用 λ =193纳米浸没式扫描仪进行单次曝光光刻时，特征尺寸约为40纳米。通过优化设计方法和采用多种光刻技术，可将特征尺寸进一步缩小至22纳米甚至更小。

光刻技术的核心目标是生成精确的二维图像，但由于光学成像过程需要先将空中图像投射到空气中，再投射到光刻胶上，这种成像方式本质上属于三维操作。这种特性导致图像中明暗区域的光强对比度会降低，因为光强分布存在梯度变化（图16），从而影响光刻图案线条的成像质量。为此，标准化图像对数斜率（NILS）方法被用于量化空中图像质量。通过经验确定的常数参数，可计算出最低可接受的NILS值。

Figure 16. The NILS method used to assess image quality in photolithography

焦深（DOF）是指图像保持清晰的垂直距离。在光刻过程中，需要足够高的焦深以确保整个光刻胶层完成显影。焦深还由光刻胶厚度（λ）和数值孔径（NA）决定，具体关系式为：

其中k2与k1相关联，在传统抗蚀剂技术中其最小值为0.5。采用该典型 k₂ 值并设定最大数值孔径（NA）为0.95时，传统193纳米工艺的抗蚀剂厚度上限约为100纳米。而采用高 k₂ 值系统（如聚甲基丙烯酸甲酯等先进抗蚀剂及系统改良方案），则可使用更厚的抗蚀剂。

这些规则突显了随着光刻技术发展到越来越小的特征尺寸时需要调整的关键参数。瑞利方程表明，要缩小特征尺寸，要么缩短曝光光的波长，要么提高投影光学系统的数值孔径（NA）。 DOF 方程必须足够精确，以确保在整个光刻胶厚度范围内实现特征尺寸的精准控制。简单来说，光刻工艺中可实现的特征尺寸取决于瑞利方程，而工艺良率则取决于投影系统的 DOF 值。

图17展示了IC特征尺寸的历史演变过程，以及实现这些特征尺寸所需的光刻光源波长。直到最近，光刻设备设计师主要致力于通过缩短波长来实现更小的特征尺寸。

1. 20世纪70年代至80年代初开发的弧光灯系统（λ =436 nm）适用于特征尺寸约450 nm的情况。

2. 20世纪80年代中期开发的汞灯I线系统（λ =365 nm）适用于特征尺寸约380 nm的情况。

3. 20世纪90年代开发的KrF准分子激光系统（λ =248 nm）适用于特征尺寸约250 nm的情况。

4. ArF准分子激光系统（λ =193 nm）适用于特征尺寸约65 nm的情况。

Figure 17. Resolution for the various Lithography system wavelengths

现代 DUV 光刻系统采用193纳米的ArF准分子激光器，当光学系统与基板之间的介质为空气（数值孔径=1）时，传统上只能实现≥65纳米或更大的特征尺寸。由于当时193纳米以下的光源尚未普及，为实现45、32和22纳米技术节点所需的特征尺寸缩减，必须采用先进技术。通过创造性地运用光学邻近校正（OPC）、相移、浸没光刻和多重图案化等不同组合，制造商已将193纳米光刻技术拓展至显著低于传统预期的特征尺寸。干式193纳米光刻结合双重图案化技术已在45纳米图案化技术中成功应用。该技术已改进为包含浸没光刻，实现了32纳米（及以下）图案化技术。

光学光刻工艺（OPC）技术能有效补偿因曝光光波长小于特征尺寸而产生的图像畸变。这类畸变通常会导致线条末端缩短、边角圆化或线宽变化等问题。OPC校正通过掩模层实现，具体操作包括在设计拐角处添加衬线、扩大线宽等调整。图18展示了掩模层OPC校正的典型示例。

相移技术通过改变掩模上不同区域的厚度，从而调整透射光的相位，有效消除亚波长光刻过程中因衍射限制产生的缺陷，显著提升图案化图像的边缘对比度。如光刻技术图18所示，相移掩模通过改变掩模上不同区域的厚度，实现对透射光相位的调控（图19）。

Figure 18. Representative OPCs to a photomask

Figure 19. Shifting the phase of light by using diff erent mask thicknesses

掩模上图案不同截面的厚度变化，会改变透射光的相位（图19）。

图20展示了浸没光刻技术，该技术通过将光学系统与基板之间的介质从空气改为水，从而规避了干式光刻的特征尺寸限制。由于水的折射率为1.44，这使得数值孔径（NA）值超过1.0，当使用193纳米光时，单次曝光的最小特征尺寸可缩减至约40纳米。目前水已成为浸没光刻的标准介质。

Figure 20. Layout and optical characteristics of immersion lithography

浸没技术通过两种方式提升光刻系统性能：一是增加到达光刻胶的光量（提高分辨率），二是改变光的相位以优化 DOF 值。

基于这些及其他原因，单次曝光浸没光刻技术在45纳米以下先进器件制造工艺中始终是主流图案化方案。在45纳米节点之前，193纳米浸没光刻技术结合增强型工艺（如双曝光、三曝光、四曝光）曾创下最小特征尺寸纪录，直到成本效益显著的 EUV 光刻技术问世。采用如图21所示工艺的四重曝光技术，通过多次错位曝光有效突破了特征尺寸极限。这种四重曝光方案已成功实现5纳米级特征图案的精准制作。

 

 

Figure 21. Multiple patterning technique

表2展示了193纳米光刻技术在集成电路制造中的成功应用案例。193i+技术是改进版的193纳米光刻工艺，旨在替代传统的 EUV 光刻技术。具体改进措施包括提升浸没液、透镜和光刻胶的折射率。

 

 

Table 2. k₁ values for specifi c NA, and feature sizes for representative 193 nm patterning processes.

三、极紫外（Extreme UV）光刻技术（13.5 nm，0.33 NA）

EUV 光刻技术的开发旨在满足特征尺寸低于22纳米时的单次曝光图案化需求（图22）。该技术的独特之处在于光源特性。目前尚无波长低于157纳米的传统光源可供使用，而157纳米正是F2准分子激光的波长。F2准分子激光源在小特征尺寸光刻中尚未得到广泛应用，这主要是由于固定所需氟化钙光学元件的困难（即双折射导致的掩模对准误差增加），以及193纳米图案化技术扩展的成功——该技术使其能够应用于157纳米光刻的单次曝光极限，即32纳米。相反，光刻设备开发商转向了一种全新的 EUV 波长光源生成方式，用于32纳米以下特征尺寸的光刻。

 

 

Figure 22. EUV lithography schematic

13.5纳米光源由高功率二氧化碳激光器、激光束传输与聚焦光学系统以及光源容器组成。该系统通过二氧化碳激光器对锡分子进行脉冲等离子体激发来产生13.5纳米光。光在真空容器内产生，锡液滴穿过二氧化碳激光器高强光脉冲的焦点。当直径约30 μm 的熔融锡液滴遇到高强度激光脉冲时，它们被汽化，锡原子发生电子激发和电离，形成电子温度达数十电子伏特（1 eV = 11,605 K）的高温等离子体。等离子体内的电子-离子复合与电离过程会发射13.5纳米光子。该光生成模式的转换效率（CEs）相对较低，部分基于锡的 EUV 光源报告的CEs为3-5%。

 

 

Figure 23. The principle employed in a Bragg refl ector (left); cross-sectional transmission electron microscopy image of multilayer EUV mirror grown by e-beam evaporation and ion beam sputter deposition (right).

等离子体发出的光通过一个椭球形收集器收集，该收集器将其反射到光源前的中间焦点。这个反射镜的独特之处在于它不是传统的抛光光学镜，而是一个由钼（Mo）和硅（Si）薄层组成的布拉格反射镜，设计用于反射最多的13.5纳米光。图23显示了 EUV 掩模中多层堆叠的透射电子显微镜图像。

从椭球收集器的中间焦点出发， EUV 光通过仅使用反射光学元件的光刻系统传输到光学路径。整个光学系统保持在高真空状态，因为13.5纳米的光会被所有固体、液体和气体强烈吸收。这些反射镜也是布拉格反射镜，能够反射高达70%的入射光。它们是关键系统组件，必须具有极低的表面粗糙度（仅几个原子）和高度精确的平面度和曲率。由于反射并非100%，光源与基板之间的反射镜数量对 EUV 光束在基板表面的能量有显著影响。如图所示，照明光学通常由4个照明光学元件组成，而投影光学则由6个组成，总共11次光反弹，包括掩模版。两个反射镜是微镜阵列（MMA），用于控制次级光源。场镜（FFM）是一个电动凹面镜，用于调节光强，而孔径镜（PFM）则将 FFM 的光线投射到中继镜上。

光学元件和掩模均具有反射特性。 EUV 掩模采用多层布拉格反射器技术，在热膨胀系数极低的材料基板上制造。该多层反射器每层包含40-50对钼和硅薄膜层，总厚度约为300纳米，顶部覆盖约11纳米厚的硅封顶层。在堆叠结构上沉积一层缓冲层（通常为二氧化硅），随后是厚度约100纳米的吸收材料。通过图案化处理吸收层和缓冲层，最终形成反射掩模。

图24展示了 EUV 掩模制造的简化流程。用于保护 EUV 光掩模的保护膜必须是极薄的（即50纳米）薄膜，能够透射85%的 EUV 光，以避免消耗宝贵的 EUV 功率——毕竟光线在往返掩模时都需要穿过这层保护膜[18]。必须格外小心地保持这些掩模的无缺陷状态。掩模在往返光刻设备时，会使用专用的双舱容器进行运输以确保其完整性。目前学界正在研究 EUV 掩模的光刻检测技术，即使用与掩模特征尺寸相近的波长进行检测。

 

 

Figure 24. EUV mask fabrication steps.

用于 EUV 的光刻胶材料研发仍在持续推进。相较于传统光刻胶技术，光刻胶配方预计将面临一些独特需求。自248纳米曝光波长问世以来，化学放大型光刻胶虽在工业应用中表现优异，但其固有的分辨率与灵敏度权衡问题，将推动 EUV 技术向更先进的光刻胶配方发展。当前，采用牺牲性旋涂碳膜与含有机金属分子键合的光刻胶层组合的混合型方案，正受到广泛关注。

EUV 光刻技术因工艺复杂和设备规模庞大，其成本已达到惊人水平。从系统工程角度看， EUV 照明源堪称史上最复杂的设备，其运行可靠性要求更是业界标杆。除了需要优化真空环境下的X射线控制设计规范外， EUV 光学元件和组件还必须满足极其严苛的搬运规范与洁净度要求。此外， EUV 系统必须具备高度冗余性、可维护性和模块化特性。未来 EUV 技术的发展方向包括：通过提升数值孔径（NA）来提高分辨率，通过照明源创新技术延长组件寿命并实现快速维护，从而降低停机时间。

目前每年生产几十套 EUV 系统。人们正积极寻求有助于降低 EUV 系统成本的效率提升方案。绿色技术被提出以缓解巨大的电力需求，同时注重回收氮气等气体资源。此外，还大力关注延长系统组件的使用寿命以及翻新组件以实现再利用。效率还将通过提高 EUV 光源中二氧化碳激光器的功率和可用性来提升，这将缩短曝光时间并提高晶圆吞吐量。需注意的是，对于功率达到多千瓦级的激光器，将需要采取先进的激光安全预防措施。

收集网络信息EUV出货量如下，供大家参考：

	台积电	Intel	格芯	海力士	美光	三星	其它
此前	10
2018	7	4	1	1		3	2
2019	16	3		1		5	1
2020	18	3		1		8	1
2021	28	2		1	1	9	0
2022	31	3		1	1	14	0
2023	33	5		1	1	15	0
2024	20	6		8	5	4	1
2025	16	10		6	4	10	2
2026	18	5		6	5	12	2
2027	30	8		6	5	14	1
总计	153	49	1	32	22	94	10

四、高数值孔径极紫外（High NA Extreme UV）技术（13.5 nm，0.55 NA）

EUV 光刻技术已成为高端逻辑电路的主流技术，在一定程度上也应用于DRAM应用，这些应用在全球领先的晶圆厂中通过高产量制造（HVM）工具实现。 EUV 更高的分辨率减少了多图案层的数量（与193纳米浸没光刻相比），据报道，这提高了良率并缩短了周期时间。

EUV 扫描仪的单次曝光分辨率取决于工具的光学分辨率。如前所述（参见公式(1)），该分辨率与工具波长（EUV 设备的波长为13.5纳米）除以数值孔径（当前 HVM EUV -L设备的数值孔径为0.33）的比值成正比（通过描述系统整体工艺能力的 k₁ 因子）。因此，要减少多次曝光（这在 EUV 设备中与193i设备一样是可行的），就需要提高数值孔径。

因此，业界提出了所谓的“高数值孔径（High-NA）” EUV 光刻技术，其数值孔径从0.33提升至0.55，但分辨率会降低40%。

 

 

ASML 的 EXE:5000 作为主流 High NA EUV 设备，成像精度极高，波前像差仅 0.25nm，场内 CD 均匀性 0.22nm，有效保障了电路图案的精准度；处理 15nm 接触孔时吞吐量达 155 片 / 小时，是传统 0.33NA 设备的 7 倍，解决了高 NA 技术初期可能存在的效率问题。且 15nm 接触孔曝光剂量从 0.33NA 设备的 148mJ/cm² 降至 44mJ/cm²，降幅达 70%，显著降低了能耗与生产成本。

为应对 High NA 技术带来的多层镜角度限制等问题，行业采用 4x/8x 变形成像光学技术，同时提升掩模和晶圆台加速度保障吞吐量；光学设计上减少反射镜数量以提升透光率，搭配灵活照明系统优化对比度。此外 ASML 还在推进光源功率向 1000W 以上突破，目标是实现 2000W 光源在 100mJ/cm² 剂量下的满吞吐量，进一步提升设备量产效率。

三星作为率先发力该技术的企业，2025 年 3 月已在华城园区安装首台 High NA EUV 光刻机（ASML 的 EXE:5000 型号），用于 1.4 纳米芯片的生产。同年三星还斥资 1.1 万亿韩元引进两台同款设备适配量产场景，计划 2026 年上半年完成相关设备布局，为其埃米级制程芯片的大规模生产筑牢基础。

英特尔2024 年就率先完成了 High NA EUV 系统的组装工作，其规划采用 EXE:5000 型号设备量产 14A（即 1.4 纳米级）制程技术，以此突破自身先进制程的量产瓶颈，巩固在高端芯片领域的竞争力。

台积电态度相对谨慎，其 A16 工艺依旧采用传统低 NA EUV 技术生产，暂时放弃采购该 High NA EUV 设备，核心原因是认为当前该设备的性价比与企业长期产能规划不匹配，但后续是否调整采购计划仍受到行业关注。

ASML 作为该类设备唯一供应商，已明确相关交付时间表，预计到 2027 年将交付 10 套 High NA EUV 光刻机。目前单台设备价格达 3.8 亿美元，虽价格高昂，但随着交付量增加及技术规模化应用，后续有望推动设备成本逐步优化，为更多厂商引入该技术创造条件。

除了高数值孔径（High NA EUV）之外，针对所谓“超数值孔径”（Hyper-NA）的初步工程研究已启动，预计到2030年代，数值孔径（NA）将进一步提升至0.7-0.75。

 

 

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参考文献链接

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