3DIC EDA之四：物理验证工具Calibre浅析

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物理验证在3DIC的设计流程中一方面具有不可取代的封装级签核作用，另一方面是STCO系统工艺协同优化的重要组成之一。

从3DIC系统的工艺架构本身来讲，具有传统2D芯片关键的差异结构——非CMOS电路与无源材料的互连工艺，导致三维空间物理验证的流程截然不同。

Content01 DRC基础02 DRC物理验证平台nmDRC：完整的验证开启2.5D/3D验证eqDRC：复杂制造问题03 DRC+LVS调试：封装级签核FOWLP：STCO重新提上议程nmLVS：快速调试高密先进封装LVS04 小结
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本篇快速整理Calibre从2D上升到3D的软件特点的盘点，其跨度从2002年的Calibre interactive，到2021年的自动化验证流程（防闩锁版），跨度有近20年（下面两张图，其实更喜欢左面内张老的）。

 

 

C3D的功能流程（左2016版，右2020版）

其中从传统IC芯片PV验证到出现堆叠芯片(SiCs, Stacked in Chiplets)在2012年（同期Cadence的3D DFT也开始了），而其最核心的转型升维在2016年，3Dstack经打磨后的完整流程正式升级发布。

我们还是用正叙的方式来学习这款明星EDA的演进旅程。在开始nmDRC核心验证理念之前，先笔记一下DRC基础一二。（对于DRC/LVS和PDK的基础略另做他篇）

本篇我们把Calibre 3Dstack简称为C3D，传统Calibre nmDRC/nmLVS等平台简称C2D。

1

DRC基础

一个IC典型的PV验证（Physical Verification）流程，始于源网表（Source Netlist），对于自动生成的版图，亦或全定制的手动修改，可以得到一个物理版图（Layout），这个物理版图，和源网表进行验证，其中主要包括DRC和LVS，同时也涉及PEX和后STA，以及最终用到DFM的OPC。

  • DRC（Design Rule Check）：通过工艺厂的设计规则，为确保设计的完整性能可以被工艺制造，并确保高良率，进行设计规则检查。
  • LVS（Layout versus Schematic）：物理版图和原理图（可以认为生成了源网表）需要进行综合前后的对比，这个步骤很关键，在DRC之后或者在DRC流程中确保一些异常情况的签核。
  • PEX（Parasitic Extraction）：由于物理版图中的电路存在RC延迟的时序问题、信号完整性问题（串扰、IR降、电迁等）以及功耗问题，寄生参数提取是从版图中互连线（金属/通孔）和晶体管本身的非理想电气行为，进行参数量化（电阻/电容/电感），提取到电路网表（SPICE/SPEF等）进而反标STA和后仿真。
  • OPC（Optical Proximity Correction）：光学邻近效应校正，为了确保芯片光刻由于光衍射和干涉效应图形失真，而进行一些类似“矫枉过正”的特殊图形变形的设计，确保最终硅的原始设计意图。

 

 

典型IC设计的PV流程

设计规则可以通过规则文件（Rule File）来定义，对于物理版图需要详细化规则，数据类型可以是GSDII，OASIS和OpenAccess。

 

 

规则文件(Rule File)示例

设计规则从器件对象的空间上来描述，基本上有内部、外部和包围/封闭三种。而几何图形属性的检查，通常有：宽度（Width）规则、间隔（Space）规则、覆盖（Overlap）规则、面积（area）规则等。

 

 

 

 

 

 

内部/外部/包围的规则检查(拼接示例)

注：由于设计规则繁多，不同晶圆代工或者先进封装厂还有不同的规则与差异，本篇不展开，仅举一二栗。

2

nmDRC：完整的验证平台

在全球的主流代工厂近30年的验证解决方案，从2002年Calibre nmDRC平台开启中国用户的第一个十年，nmDRC已经确立了较好的成熟度，支持提供主流晶圆厂和工艺开发和验证，相较传统DRC工具更能响应缩短设计周期，处理复杂多变量的设计调试（debug）。

 

 

nmDRC流程

此时，nmDRC能够做到9+1的特色功能：

  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）
  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）
  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）
  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）
  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）
  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）
  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）
  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）
  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）
  • 公式化检查（equation-based check）参数化调试（property-based debug）提示化调试（hint-based debug）间距化检查（pitch-based check）光学栅格化检查（grid-based check）多图形检查（multi-patterning check）图形匹对（pattern matching）自动豁免（automatic waiver）PR和PV与修复（Integrated P&R PV and repair）3DIC的准配置（3D-IC physical verification）

 

 

 

nmDRC的主流工艺物理验证能力

TVF (Tcl verification format)是 SVRF 的一个子集，TVF的高级语言预处理能力。简化的规则脚本编写和维护，以及更改和验证每一行代码的需求，大幅减少执行 DRC 运行所需的代码行数。TVF支持布尔表达式、条件循环流控制、图层名称变量、过程封装和表达式中的函数。

公式化检查则提供属性过滤(property filter)、修正提示(correction hint)和带标注的错标 (error marker)，帮助协助设计人员易取违例点的测量指标，且在识别潜在问题中更高效率地调试。

光学栅格化检查是了28nm及以下节点检查需求开发的功能。图形匹对则简化难以捕获的版图配置的编码，有助于验证中复杂问题的配置。

 

 

光学栅格/间距法支持光刻敏感度的布局检查

 

 

图形匹对法支持识别复杂配置问题

SmartFill方法是基于模型的填充策略，可确定设计的金属数量、位置和最佳形状，以及将填充反标至 Milkyway、LEF/DEF、OpenAccess、OASIS 和 GDSII 设计数据库，确保提取和仿真结果，同时优化运行时间和文件大小。

 

 

用SmarFill创建有源电路填充单元

HTML批处理报告帮助设计团队在既定规则文件中，简化 DRC调试，批量处理检查，聚焦选定的问题。

 

 

HTML批处理报告

nmDRC平台到2010和2012年，已经是业界领(垄)先(duan)的物理验证平台。

 

 

C2D从2022到2016的功能迭代

3

开启2.5D/3DICs验证

首次区分了HDAP物理验证新增的两个要求：

  • 连接性：验证多个芯片通过封装/中介层布线是否正确连接
  • 对准：验证多个芯片在封装/中介层上是否按预期对准

前者在布线上的验证和传统IC大致相同，但是层次和封装文件要求存在显著差异；后者则是封装级组装过程，在验证上添加了新的场景。（在2012发布中并未充分提及，一直到2016的发布）

并且提出了重要的设计与验证场景——中介层。

同时也是第一次提出，中介层的设计，必须双方：生态系统合作伙伴，即晶圆厂/OSAT和EDA公司，共同来完成，缺一不可。其设计文件套件就是ADK（Assembly Design Kit），同时也提出晶圆厂/OSAT提供的是ADK的完整性和设计要求，EDA供应商应当提供对应的设计和验证的工具、流程和策略。

在对准检查上，C3D的重叠检查（overlap check）用来明确组装中芯片焊盘这件的重叠，中心检查（center check）用来分析焊盘对位中心是否存在错误。

虽然检查的目标仅仅是对准，但是调试和修复错误（违例）均存在挑战。比如存在中介层上一次检查多个芯片堆叠焊盘的误报错（false error）。

 

 

重叠检查的误报错

于是通过自动检测范围和一次性检查焊盘和重叠位/中心位的调整，增强了重叠检查和中心检查的方法。

另外，轻微的错位引起的违例难以被调试，通常需要设计师手动来修复。进而C3D增加了特殊标记、提示调试的性能，帮助在调试中显示错位。

 

 

标记/提示错位违例示例

还有，文本化凸块的中心检查。连接目标的引脚的中心位是容易报错的互连信息。为了便于详细的设计，增强中心检查又增加了文本标记的凸块位，以分类和过滤错位的凸连。

 

 

选择性过滤：文本标注焊盘中心检查

在数据准备方面。3DIC数据问题天然存在很多，不完整数据、输入数据确实、芯片间对准问题未充分发现、对准检查不足、系统级缺陷导致的高错误数量问题等。

版图和源网表之间引脚名称就可能存在差异，工具配置文件中文本化语句缺失或不充分定义等，均会导致连接性检查的违例。其调试也存在困难。

C3D则开启了2D到多芯片的预检查模式。一是源网表本身要检查，确保映射到堆叠的版图，二是互连检查，定义文本化的芯片引脚的层级关联，确保引脚逐个附端口-焊盘在指定层上的几何图形：未文本化/多个文本/未关联到焊盘的文本标签（没有重叠的引脚），这些都写在了连接性违例检查的流程。

  • 缺失或多余端口的检查：确定芯片的引脚在版图和源网表中是否匹配。
  • 配置文件覆盖度检查：芯片堆叠中芯片间相互作用的检查。
  • 中介层电源/地短路检查：对指定的电源/地网络施加开路/短路检查，以找到设计根因。电源/地连接性检查违例的调试是最困难的一种，因为高密度互连系统中，电源/地网络区域甚大，短路根因分析对设计师能力挑战。

4

eqDRC：复杂制造问题

2016年发布的迭代版本，升维到对于传统DRC的过于复杂的版图几何结构。比如非曼哈顿结构，需要用一系列斜边表示曲线几何形状的精确验证，用eqDRC语言准确编写规则，过滤掉伪错误。

 

 

eqDRC编写规则表征复杂、不规则的、非曼哈顿形状的检查

以及变异性控制，减少设计波动。精简单元和面积。对制造限制的精确表征来消除过约束等。

eqDRC语言：标准验证规则格式，对传统设计规则检查进行扩展。例如，将用于常见结构的复杂规则建模为方程（数量、面积、周长、重叠、长度、宽度、间距等值在方程中使用），实现精确的结果捕获，不包含伪错误。并应用具有多维容差值的条件性 DRC 规则，对曲线和非曼哈顿形状执行困难的检查。

例如 CMP 引起的碟陷（dish），通常很难用传统设计规则实现。一种方法是将金属层分bin应用不同的间距规则，但是存在明显误差，容易导致良率降低。而基于单个方程和几何交互，可有效实现精确表征：

 

 

5

FOWLP：STCO重新提上议程

晶圆级封装（WLP）与传统系统级芯片设计相比，能够实现更高的集成度和更优的性能：

  • 扇入型WLP：种独特的"裸片级"封装，而非"芯片规模"的封装。
  • 扇出型WLP：提供更高的输入/输出数量能力。

↓进一步了解晶圆级封装的点击下文↓

 

 

对于多芯片扇入工艺，多个芯片通常来自同一硅晶圆（同质集成）。对于扇出型晶圆级封装，芯片集成可以是同质的，也可以是异质的。

主流趋势集中在 FOWLP：利用封装级再布线层（RDL）来实现从芯片到外部焊球阵列的连接，以及在多芯片配置中芯片之间的连接。

如：

  • STATS ChipPAC 的嵌入式晶圆级球栅阵列技术节省封装设计空间，与层压基板或倒装芯片半导体封装相比，实现更小的尺寸、更高的 I/O 密度和更低的封装外形。
  • Amkor的硅晶圆集成扇出技术，提供传统 IC封装没有的独特功能，例如采用聚合物介电材料与多裸片和大裸片，低至 2 μm 线宽/线距的互连密度（对于SoC划分至关重要），以及低至30μm节距的铜柱裸片互连以及使用模通孔（TMV）或高铜柱。
  • TSMC的扇出晶圆级封装是更成熟的硅验证的技术，提供不同的封装尺寸：8x8mm²（单芯片或多芯片，最多 600 I/O）、15x15mm²（max 2000 I/O）和 25x25mm²（max 3600 I/O）。

 

 

扇出晶圆级封装

EDA公司开发自动化的物理验证流程，由晶圆厂以特定格式提供的规则驱动的软件工具，工具可以发现设计违例和自动纠错，需要用于连通性检查、寄生参数提取、布局后仿真等的自动化验证流程。

从封装级EDA的发展来看，历史上的封装设计和验证流程比IC流程简单的多，基本上PCB工程师通过手动组装板级器件就可以完成版图，除了描述预期设计规则的文本文件外，很少有伴随封装设计的正式签核需求。所以，历来封装级验证需求，如果按照IC流程来衡量，基本就是没有。

然而，FOWLP出现后，封装级设计和验证突然变得复杂，物理验证对于大型高密度互连系统在设计周期内变得重要。

因为 FOWLP 制造发生在"晶圆级"，它包含了掩模生成，工艺上类似于IC制造的前道流程。

为了确保晶圆厂或 OSAT 公司能够制造 FOWLP，必须提供和IC的PDK类似的组装设计套件（ADK）。其中包含了工艺文件、封装协同设计的要求、可制造性和可靠性策略。

 

 

APDK组件的概念

这里的快速设计和验证最大的挑战来了，即EDA设计环境的搭建——需要搭建IC设计验证和封装设计的组合环境。

为了验证 FOWLP 掩模的可制造性，封装设计通常必须从原生设计环境导出为GDSII格式。但，工厂封装设计工具顶多只能导出到板级格式，如Gerber。比如Gerber包含“非法”图形，无法被IC物理验证的GDSII正确的解释，如下图的图形，对边沿的内部和外部的定义在代码中是模糊、模棱两可的，无法被解释。

 

 

在GDSII中模糊解释的形状

所以第一个难点是将板级工业标准格式文件转换到GDSII来执行IC的物理验证流程，包括RDL走线最小间距和最小宽度的检查，以及晶圆厂提供一系列的签核规则。

另一方面，GDSII的IC物理验证在FOWPL中也不能详尽，比如FOWLP中的非曼哈顿图形存在会产生错误。本质上来看，IC连通性验证基础以来识别版图中的晶体管图形，来实现源网表和版图网表关联的连通性检查，但是FOWLP的封装层，不包含晶体管或有源组件，本质上这些图形无法识别，需要设计伪器件来跑通网表。

不仅如此，面向IC设计通常用SPICE或Verilog，但是封装设计的电子表格或AIF才是常用的；以及IC验证通常运行于Linux，而封装设计在Windows。

综上，C3D（Calibre 3DStack）应运而生，一套新的EDA功能，弥合IC领域与封装领域之间的鸿沟，让他俩从此成为一家人。

 

 

C3D工程流程(2016版)

即：从识别组装体中每个芯片布局的每层几何图形，进行裸片间的精确检查，到物理属性（偏移、缩放、旋转等）能追踪中介层或芯片到芯片接口的连通性。

大多数封装设计环境可以导出 AIF 网表（容许描述凸点/BGA不同的几何形状），这是一个多芯片模块文件（MCM），包含封装凸点和 BGA 的位置信息（以 x, y 坐标形式）。

为了检查封装设计到GDSII 导出的正确性，C3D将 GDSII 文件中凸点/BGA 的位置与 MCM AIF 文件中凸点/BGA 的 x, y 坐标进行比较，有时封装设计环境会导出电子表格（.csv 文件）。

在整个协同设计平台中，还包括Xpedition PCB的协同设计和验证，以及HyperLynx® DRC的PCB级的电磁干扰、电磁兼容性、信号完整性和电源完整性的检查。最终导出到GDSII文件在C3D中进行物理验证。

 

 

C3D协同设计平台：用于TSMC InFO

6

nmLVS：快速调试

电源和地网这样的大型网络通常可以延伸覆盖整个版图区域，包含许多多边形并跨越多个层次结构，发生短路的电源-地网络难以调试。

带文本标注的网络之间的短路是设计人员在提取阶段面临的主要调试问题之一。

电源网络短路一方面引起的原因类型多，另一方面还涉及到跨设计层次结构，所以电源网络短路调试并不方便。

nmLVS平台中的交短隔离（interactive short isolation, ISI）方法。生成一个短路隔离数据库，包含其版图中所有短路的完整列表。

RVE的ISI调试流程显示为短路网络提取的各个多边形，并按照优先级顺序（首先处理关键短路）系统地调试短路。

————————————————————

 

 

高亮显示版图中的短路，查看短路多边形

选择"版图短路"结果列表

↓

选择/高亮其列出短路

↓

版图编辑器（DESIGNrev™）查看多边形

↓

分配标签(vddl或gndl)

↓

识别问题多边形，添REMOVE标签

↓

 

 

标记配置后，启动<验证短路>功能

ISI<验证短路>虚拟移除REMOVE多边形的修复（即=验证运行期间暂时移除标记的多边形）

↓

  • 验证运行情况1，判定多边形的虚拟修复
  • 验证运行情况2，仍存在其他短路，构成新短路多边形组

↓

循环验证、精确定位到有问题的多边形

↓

最终确定版图中须物理移除的多边形，LVS运行确认纠正

————————————————————

偏差对比方法。比对阶段遇到的差异包括：交叉连接错误、实例连接错误、开路错误、短路错误和引脚交换错误。

  • 调试方法：分析每个差异的根本原因时，手动跟踪和管理相应的元件。
  • 挑战：高密度设计，耗时费力难度大。
  • 特点：可以高亮显示每个错误，可视化差异有助调试。

小结：LVS环节主要目标是项目计划和流片时间表。但是当前的高密度设计和复杂规则，需要更快、更高效的调试选项和技术，否则该过程本身就耗时地令人生畏。

7

高密先进封装验证LVS

坦白直言：先进IC封装是且将是快速增长的市场，但是第一批“吃螃蟹”封装验证的工程师都面临很多芯粒内与芯粒间的问题，包括：中介层/封装凸点/焊盘的缺失或错位、引脚命名和文本标注问题等。

首先在主流封测厂兴起的高密度先进封装（HDAP）服务与设计服务，最常见的是2.5D-IC（基于中介层）类型和扇出型晶圆级封装（FOWLP）的单芯片或多芯片）。

2.5D-IC与FOWLP：两个最常见场景

  • 2.5D-IC中介层：类似IC芯片（除了不包含有源器件），版图数据库中的曼哈顿图形、SPICE/Verilog作为源网表等。
  • FOWLP：IC封装团队通常采用基于电子表格、组件和所需I/O的数量的case-by-case检查。

系统级组装LVS：最基本形式必须确保中介层/封装GDSII能够按照设计者的意图正确连接芯片到芯片（对于多芯片系统）以及芯片到C4/BGA凸点（对于单芯片和多芯片系统）。EDA工具来解决HDAP市场的特定需求。

1、源网表和版图之间的引脚命名问题。芯片引脚和Bump对应编号，LVS未必能识别过于简单的对应编号，可能会引起成百上千个重复的报错。

2、GDSII导出问题。这是IC和封装验证流程主要问题。FO-WLP制造商需要GDSII格式，传统封装用Gerber, ODB++，封装厂工具均在添加导出到FOWLP的GDSII，但是仍然会有很多问题，比如RDL中细小裂缝的LVS开路报错，或者RDL网络中的尖刺（spikes）LVS报错短路。

3、文本标注问题。版图引脚（凸块与焊盘）是否没有附加文本标注，或者附加了多个文本标注，分别会呈现开路和短路错误，需要做文本标检查。

C3D支持HDAP的验证问题示例

4、连接端口不匹配问题。需要对匹配情况分批检查：版图端口和源端口匹配情况，数量要核对检查；引脚分配名称检查。解决大部分连接性错误后，传统的短路/开路检查，在中介层/封装GDSII布线中再调试。

5、电源/地连接性检查。这是一个要害性问题，因为在IC传统LVS流程中，存在有效的VDD/VSS连接，LVS可以通过，没有检查的断开的VDD/VSS在电源分析、电迁移分析中可以被捕获，IC领域的签核是成熟的。但是在大量I/O的HDAP中，没有完整的签核流程不能保证断开的VDD/VSS连接被检查出来，更何况可能存在大量。

所以，一些C3D LVS的方法是：

  • 中介层/基板凸点缺失检查。导致VSS/VDD开路的在对齐检查中显示；
  • 中介层/封装引脚检查。通过几何多边形方法文本标签检查是否符合设计意图；
  • 版图网表提取。利用CSV/AIF连接关系表格中，对引脚名称（x,y）位置信息做数据源与GDSII版图做预期对比；
  • GDSII 开/短路检查。根据物理图形连接情况，用附加文本标签做检查是否开/短路（这一项也耗用计算资源）；
  • 非完整性物理连接性检查。VSS/VDD开路可能是中介层/封装凸点缺失导致，也可能是RDL或通孔多边形缺失导致，以及其他的非有效VSS/VDD连接。通过定义LVS的连接性堆叠规则来检查这些物理连接性。

8

小结

C3D定位。实现封装接口的组装级（系统级）验证。用于Chiplet设计之间的接口几何图形，包括凸块、焊球、硅通孔 (TSV) 或铜-铜键合，并且支持来自不同工艺的Chiplet。基于规则文件中的封装信息（芯片顺序、X/Y 位置、旋转和朝向等）

C3D能够唯一识别组装体中每个Chiplet布局的每层几何图形，从而实现Chiplet间的精确检查。验证流程支持多芯片的灵活堆叠的属性配置，减少了对已有验证流程的干扰，为设计人员跨工艺节点和堆叠配置（中介层基全 3DIC架构）提供了最大灵活性。

C3D规则板信息支持多种堆叠架构

凭借区分每个独立芯片布局相关层的能力，C3D支持验证每个Chiplet的物理属性（偏移、缩放、旋转等），同时还能追踪中介层或片间接口的连通性。

 

 

 

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参考文献链接

C3D支持的2.5D和3D堆叠架构

本文主要参考资料为Siemens Datasheet 供学习交流

  1. “Calibre nmDRC,” Siemens Digital Industries Software. 2011.
  2. J. Ferguson, T. Ramadan, “The Future of Package Design Verification: Assembly Design Kits,” Siemens Digital Industries Software. Oct. 2015
  3. “Calibre 3DSTACK,” Siemens Digital Industries Software. 2015.
  4. “Calibre eqDRC,” Siemens Digital Industries Software. 2016.
  5. K. Rinebold, K. Felton, “Implementing High-Density-Advanced Packaging for OSATs and Foundries,” Siemens Digital Industries Software. May 2017.
  6. Tarek Ramadan, “Package designers need assembly-level LVS for HDAP verification,” Siemens Digital Industries Software. Dec. 2017.
  7. J. Ferguson, K. Felton, “Implementing Fan-Out Wafer Level Packaging (FOWLP) with the HDAP Flow,” Siemens Digital Industries Software. June 2017.
  8. Tarek Ramadan, “Crossing the Chasm: Bringing SoC and Package Verification Together with 3DSTACK,” Siemens Digital Industries Software. Jan. 2017.
  9. Tarek Ramadan, “System-level, post-layout electrical analysis for high-density advanced packaging,” Siemens Digital Industries Software. Sept. 2018.
  10. John Ferguson, “Is 3D-IC the next big profit driver?,” EE Times. Oct 23, 2018.
  11. K. Rinebold, J. Ferguson, K. Felton, “Surviving the three phases of high density advanced packaging design,” Siemens Digital Industries Software. Aug. 2018.
  12. Tarek Ramadan, “A deep dive into HDAP LVS/LVL verification,” Siemens digital Industries Software. Sept. 2019.
  13. Raghav Katoch, “Improving productivity with more efficient LVS debug,” Siemens digital Industries Software. 2019.
  14. Tarek Ramadan, “Package designers need assembly-level LVS for HDAP verification,” Siemens Digital Industries Software. 2020.
  15. “Calibre 3DSTACK,” Siemens Digital Industries Software. 2020.
  16. Keith Felton, “Using Calibre for Advanced IC Packaging Verification and Signoff,” Siemens Digital Industries Software. Feb. 2021.
  17. Dina Medhat, “Automated ESD protection verification for 2.5D and 3D ICs,” Siemens Digital Industries Software. June 2021.
  18. Dina Medhat, “2.5D/3D IC latch-up prevention: an automated verification strategy,” Siemens Digital Industries Software. July 2021.

3DIC EDA之四：物理验证工具Calibre浅析

posted @ 2025-11-16 06:45  吴建明wujianming  阅读(41)  评论(0)    收藏  举报