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1、偶数 通过计数器计数到分频数中值实现，如实现8分频，DIV_PARA=8; 1、复位后，clk_out=0; 2、计数值为0——DIV_PARA-1， 3、计数到3（即DIV_PARA/2 - 1）时， clk_out=1； 4、计数到7（即DIV_PARA-1）时，clk_out=0； mod 阅读全文
posted @ 2020-11-18 16:14
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posted @ 2020-11-03 16:17
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posted @ 2020-11-03 16:15
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posted @ 2020-11-03 16:11
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posted @ 2020-11-03 16:09
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posted @ 2020-11-03 16:06
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引言 VGA：video Graphics array，视频图形阵列，阴极射线显像管（CRT）显示器时代产物，很多老显卡、笔记本电脑、投影仪所用接口，已经比较过时。 CRT是模拟设备，所以VGA也采用模拟协议，虽然现在很多液晶显示器仍有VGA接口，但是是内置了AD转换，将模拟信号转换为数字信号。 虽 阅读全文
posted @ 2020-06-30 11:06
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IIC 特点 1、Inter-Integrated Circuit，内部集成总线，半双工 2、短距离传输，有应答，速度较慢 3、SDA双向数据线，SCL时钟线 4、可以挂载多个设备，IIC设备有固化地址，传输值等于IIC固化地址，对应设备作出响应 基本过程 初始空闲：SDA和SCL均为高电平（具有上 阅读全文
posted @ 2020-06-29 16:43
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引言 经过了组合逻辑和时序逻辑的复习，终于到了Verilog部分。这里主要介绍Verilog一些基础内容，包括结构化模型、TestBench编写和仿真、真值表模型。 这部分内容不多，也都十分基础，大家可以看个乐呵，看个意思，但是有一些细节还是需要注意的。 Verilog结构化模型 结构化和语言规则 阅读全文
posted @ 2020-03-06 12:06
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引言 时序逻辑对于数字电路设计十分重要，本文针对数字电路中的时序逻辑部分进行了系统的回顾。 存储器件 由于时序逻辑的输出不但受当前输入影响，还受之前的输入的影响，所以需要有存储单元对以前的输入进行存储。 SR锁存器（set-reset） 电平敏感器件 实际在Verilog中，很多情况应该避免使用锁存 阅读全文
posted @ 2020-03-06 09:45
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