笑着刻印在那一张泛黄

摘要： CTS基础知识 1、基础 1、概念和指标：https://www.sohu.com/a/219354626_99933533 2、CTS之前需要确认的 （a）placement已经完成 （b）power和ground nets已经preroute （c）预估的congestion可以接受 （d）预估 阅读全文

摘要： 1 多周期路径（Multicycle path） 使用场景 默认情况下PT的行为 可以看到，setup的检查是在60ns位置，符合预期，而hold的检查发生在50ns的位置，显然不是我们想要的。 上例给出了一个6个周期的路径，理想情况下希望Th<Addre Delay<60-Tsetup，但是默认情 阅读全文

摘要： Route基本知识 1、Route阶段先布哪些线？ 布时钟线和LVL的VDD_core_net Memory Block 1、设置天线规则 2、布时钟线 get所有的clock nets 对所有的clock nets设置NDR define_routing_rule cts_ndr \ -width 阅读全文

摘要： FloorPlan 基础知识 1、FloorPlan的内容？ 规划芯片的面积和形状， 创建Physical-only cell，摆放IO 摆放Macro 做Power plan，包括创建电压域、创建power ring和power mesh，进行一些电源预布线，包括标准单元的Power Rail及I 阅读全文

摘要： 目录综合后的网表功能与RTL不对关于+neg_thckRound问题PR后的网表反标SDF功能不对 综合后的网表功能与RTL不对 1、VCS仿真选项+nospecify和+notimingcheck没打开，注意后仿（带sdf）时应该将+nospecify去掉 2、有的模块没接上复位信号，用VCS仿真 阅读全文

摘要： 目录VCS及VERDI工具环境设置VCS编译命令VCS仿真选项FSDB波形控制相关系统函数初始化memory将信号写入文本在initial中调用task使用force + generate for语句对generate for语句块生成的实例（RAM）进行初始化 VCS及VERDI工具环境设置 se 阅读全文

摘要： 基本步骤 1、指定逻辑库(.db) target_library link_library 包含所有std cell的时序和功能信息，提供hard macro的时序信息，定义DRC规则 2、创建设计库（.mdb） create_mw_lib design_library -open -technol 阅读全文

摘要： AHB 典型AMBA系统中的AHB 特点 1、高性能 2、通道操作 3、突发传输 4、多总线主机 5、分块传输 AHB基本信号 Master （1）HADDR[31:0]：32位系统地址总线 （2）HWDATA：写数据总线，从Mastre指向Slave （3）HWRITE：传输方向，1-写，0-读 阅读全文

摘要： 参考博客 https://blog.csdn.net/weixin_43067657/article/details/90246038 阅读全文

摘要： 目录正则表达式-匹配正则表达式-替换数组哈希其他一些有用的脚本例化Verilog模块 正则表达式-匹配 1、匹配：m/ /(与qw//操作一样可以使用任何成对的分隔符，如(),<>,{},[],!!,还可以简写为//，略去m) 2、=~ 表示匹配，!~ 表示不匹配。如：if ($string =~ 阅读全文