摘要：一、模块框图及基本思路 tx_module：串口发送的核心模块，详细介绍请参照前面的“基于Verilog的串口发送实验” fifo2tx_module：当fifo不为空时，读取fifo中的数据并使能发送 tx_fifo：深度为1024,8位宽度fifo tx_interface：前面几个模块的组合 阅读全文

摘要：一、模块框图及基本思路 fifo_ip:ISE生成的IP fifo_control:在fifo未满情况下不断写入递增的四位数，每隔1s读出一个数据驱动Led显示 fifo_top:前两个模块的组合 二、软件部分 fifo_control: fifo_top: 三、硬件部分 黑金SPARTAN开发板 阅读全文

摘要：一、模块框图及基本思路 tx_bps_module:波特率时钟产生模块 tx_control_module:串口发送的核心控制模块 tx_module:前两个模块的组合 control_module:发送控制模块，每秒触发一次发送 tx_top_module:tx_module+control_mo 阅读全文

摘要：一、模块框图及基本思路 detect_module:检测输入引脚的下降沿，以此判断一帧数据的开始 rx_bps_module:波特率时钟产生模块 rx_control_module:串口接收的核心控制模块 rx_module:前三个模块的组合 control_module2:接受控制模块，不断接收串 阅读全文

摘要：一、模块框图及基本思路 detect_module:检测按键输入脚的电平边沿变化 delay_10ms_module:延时消抖，输出按键有效信号 debounce_module:前两个模块的组合模块 key_control:按键信号控制Led key_demo:顶层模块 二、软件部分 detect_ 阅读全文