时钟IP核MMCN

【时钟资源简介】

1.7系列FPGA使用了专用的全局和区域时钟Clock Region资源来管理和设计不同的时钟需求，并提供CMT管理模块（时钟合成，倾斜校正，过滤抖动）

2.全局时钟线主干道Clock Backbone；水平时钟线HROW

重点需要了解的

1.Global Clock Buffer（全局时钟缓冲器）（BUFG）的输出端连接着贯穿整个 FPGA 芯片的专用全局时钟（Clock Backbone）

2.Regional Clock Buffer（区域时钟缓冲器）（BUFR）连接区域时钟（Clock Region）

3. I/O Clock Buffer（I/O 时钟缓冲器）（BUFIO）专门给IO提供时钟资源

【时钟IP核的使用】

 在.v文件里应该配套

 

 

 生成结束

 【开始摘抄】.veo可以理解为例化模板

 

 【新增仿真软件】