技术之一

摘要： https://mp.weixin.qq.com/s/SEcVjGRL1YloGlEPSoHr3A 位数为参数的加法器。通过FullAdder级联实现。 参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/sc 阅读全文

摘要： https://mp.weixin.qq.com/s/X5EStKor2DU0-vS_wIO-fg 四位加法器。通过FullAdder级联实现。 参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/ 阅读全文

摘要： https://mp.weixin.qq.com/s/Aye-SrUUuIP6_o67Rlt5OQ 全加器 逻辑图如下： ​​ 参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/ 阅读全文

摘要： https://mp.weixin.qq.com/s/2vjM-gcauvHnn6KJzlOm4g Chisel的模块和Verilog的模块很相似，都用来定义模块结构（hierarchical structure）。 Chisel的模块定义，包含三部分内容： a. 继承自Module类； b. 定义 阅读全文

摘要： https://mp.weixin.qq.com/s/rI-CJM6GyI6EUHPZ3uYiFg 如同Verilog中的众多运算符，Chisel也针对自身的数据类型，提供了很多运算符。 Chisel语言内嵌于Scala。在Scala中，基本上所有的运算符都被当做一般的字符，可以作为命名符号（ide 阅读全文

摘要： https://mp.weixin.qq.com/s/36jreQGpDLCCNfmUwI34lA 模块接口有三种方向：Input/Output/Inout。Chisel在声明模块接口的时候，也需要提供这些信息。 参考链接： https://github.com/freechipsproject/c 阅读全文

摘要： https://mp.weixin.qq.com/s/Y26N5P4XOr5e3uyi5XQY-w 不同于Verilog，Chisel中Wire和Reg并不是数据类型，而是数据容器，作为数据的一个特征而存在。 Wire和Reg作为数据容器，只是标识了变量是否可以存值这一个特征。但这不是数据类型的主要 阅读全文

摘要： https://mp.weixin.qq.com/s/rXYqiZKuBpAYL8R94zxgRA Chisel允许用户根据需要，把基本数据类型组合成为复合数据类型使用。如C语言里面的结构体，这样可以极大的简化Verilog中输入输出接口的声明和使用。 复合数据类型相关的类如下： ​​ 其中： 1. 阅读全文

摘要： https://mp.weixin.qq.com/s/bSrM-wLRn7O_75xYKeoaEQ Chisel中的基本数据类型，不是Verilog中的Wire和Reg。Wire和Register只是数据的容器，而非数据本身。所以Chisel中的数据类型抽象层次更高一些，更关注数据的行为和组织形式的 阅读全文

摘要： https://mp.weixin.qq.com/s/uiW4k4DeguvYsG8LhHk2Ug 介绍Chisel3中基本数据类型的字面量的写法，及其背后的实现机制，也就是Scala隐式规则。 参考链接： https://github.com/freechipsproject/chisel3/wi 阅读全文