wjcdx - 博客园

2018年12月24日

摘要： https://mp.weixin.qq.com/s/g85Si6n37D9PYfR5hEoRQQ 实现一个查找逻辑。参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/scala/chisel3/util/ 阅读全文

posted @ 2018-12-24 11:07 wjcdx 阅读(934) 评论(0) 推荐(0)

Chisel3 - util - Math vs. CircuitMath

摘要： https://mp.weixin.qq.com/s/8lC8vQnBdKW9C39H0QFFkA 对数相关的辅助方法，Math通过软件方法实现，CircuitMath通过硬件方法实现。参考链接： https://github.com/freechipsproject/chisel3/blob/m 阅读全文

posted @ 2018-12-24 11:06 wjcdx 阅读(1064) 评论(0) 推荐(0)

Chisel3 - util - LFSR16

摘要： https://mp.weixin.qq.com/s/DSdb4tmRwDTOki7mbyuu9A 实现16位线性反馈移位寄存器。可用于生成简单的伪随机数。参考链接： https://github.com/freechipsproject/chisel3/blob/master/src 阅读全文

posted @ 2018-12-24 11:05 wjcdx 阅读(907) 评论(0) 推荐(0)

2018年12月23日

Chisel3 - util - Bitwise

摘要： https://mp.weixin.qq.com/s/MQzX1Ned35ztz0vusPdkdQ 比特相关的操作。参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/scala/chisel3/util/B 阅读全文

posted @ 2018-12-23 14:48 wjcdx 阅读(477) 评论(0) 推荐(0)

Chisel3 - util - BitPat

摘要： https://mp.weixin.qq.com/s/80Q8j-OSMtgh5a92pI-MZA 使用value和mask来描述一个比特模式，即：value = bits & mask. 参考链接： https://github.com/freechipsproject/chisel3/blob/ 阅读全文

posted @ 2018-12-23 14:47 wjcdx 阅读(1786) 评论(0) 推荐(0)

2018年12月19日

Chisel3 - util - LockingArbiter

摘要： https://mp.weixin.qq.com/s/5oAwH3scumARzPidRBfG2w 带锁多入单出仲裁器，输出会被锁定指定的时钟周期。参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/scal 阅读全文

posted @ 2018-12-19 21:53 wjcdx 阅读(632) 评论(0) 推荐(0)

2018年12月16日

Chisel3 - util - RRArbiter

摘要： https://mp.weixin.qq.com/s/GcNIFkHfa0gW0HKkKvHZEQ 循环优先级（Round Robin）仲裁器。参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/scala/ 阅读全文

posted @ 2018-12-16 22:33 wjcdx 阅读(1057) 评论(0) 推荐(0)

Chisel3 - util - Arbiter

摘要： https://mp.weixin.qq.com/s/7Y23gV6yPvtmvKHTo2I8mw 基于ReadyValid接口实现的多入单出仲裁器。参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/sca 阅读全文

posted @ 2018-12-16 17:45 wjcdx 阅读(974) 评论(0) 推荐(0)

2018年12月15日

Chisel3 - util - Queue

摘要： https://mp.weixin.qq.com/s/vlyOIsQxR6bCqDDMtRQLLg 实现队列模块，先入先出（FIFO）。参考链接： https://github.com/freechipsproject/chisel3/blob/master/src/main/scala/chis 阅读全文

posted @ 2018-12-15 20:57 wjcdx 阅读(1732) 评论(0) 推荐(0)

Chisel3 - util - ReadyValid

摘要： https://mp.weixin.qq.com/s/g7Q9ChxHbAQGkbMmOymh-g ReadyValid通信接口。通信的双方为数据的生产者（Producer）和消费者（Consumer）。通信协议： 1. Producer有数据要发送，则把Valid位置位为1； 2. Consum 阅读全文

posted @ 2018-12-15 20:56 wjcdx 阅读(1215) 评论(0) 推荐(0)

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