2020年7月16日
同步FIFO与异步FIFO的Verilog实现
摘要： 1 module sync_fifo( 2 input sys_clk, 3 input sys_rst_n, 4 input [7:0] wr_data, 5 input wr_en, 6 input rd_en, 7 8 output reg [7:0] rd_data, 9 output re 阅读全文
posted @ 2020-07-16 11:15 will_w 阅读(277) 评论(0) 推荐(0)