2020年7月15日
一个简单的奇数分频Verilog
摘要： module divide_3 ( input clk, input rst_n, output clk_out ); parameter N = 3 ;//分频系数 reg div_1,div_2; reg [1:0] cnt_1,cnt_2; assign clk_out = div_1 | d 阅读全文
posted @ 2020-07-15 16:18 will_w 阅读(279) 评论(0) 推荐(0)