我的随笔

Verilog中的`ifdef 条件编译语句

will_w 2022-03-04 09:48 阅读:1526 评论:0 推荐:1

数字电路设计中端，后端常用缩写

will_w 2021-11-18 11:16 阅读:2742 评论:0 推荐:0

Verilog--带双向握手的乒乓BUFFER

will_w 2021-10-18 14:44 阅读:5691 评论:0 推荐:0

Bit True与Cycle True

will_w 2021-09-29 10:36 阅读:161 评论:0 推荐:0

Verilog对数据进行四舍五入（round）与饱和（saturation）截位

will_w 2021-09-24 09:26 阅读:1074 评论:0 推荐:0

双线性插值原理

will_w 2021-09-03 14:15 阅读:1749 评论:0 推荐:0

Verilog 浮点数的定点化

will_w 2021-09-03 10:13 阅读:4311 评论:0 推荐:2

Verilog的奇淫技巧

will_w 2021-09-03 09:41 阅读:1116 评论:0 推荐:1

数字前端开发简介

will_w 2021-09-03 09:40 阅读:515 评论:0 推荐:0

systemverilog 随机化操作

will_w 2021-08-30 10:47 阅读:1297 评论:0 推荐:0