会员
周边
新闻
博问
闪存
赞助商
YouClaw
所有博客
当前博客
我的博客
我的园子
账号设置
会员中心
简洁模式
...
退出登录
注册
登录
will_w
博客园
首页
新随笔
联系
订阅
管理
03 2022 档案
Verilog中的`ifdef 条件编译语句
摘要:https://zhuanlan.zhihu.com/p/166147511 前言 `ifdef条件编译语句在逻辑设计中还是很常见的,但也常见一些滥用的情况,这应该避免。 应该在什么情况下使用呢? 例如:一部分代码可能有时候用,有时候不用,为了避免全部编译占用资源,可以使用条件编译语句。 下面正式介
阅读全文
posted @
2022-03-04 09:48
will_w
阅读(1572)
评论(0)
推荐(1)
公告