verilog中巧妙的写法(并不是算法上的巧妙写法)

在verilog中,循环移位操作应该这样进行

led <= {led[6:0],led[7]}; //循环移位操作

posted @ 2016-02-05 12:24  文昊学电子  阅读(401)  评论(0)    收藏  举报