2022年3月4日
计数器阶段三 - 练习五
摘要： 按照协议约定，输入din_vld出现低电平脉冲时必定超过24个时钟周期，当出现低电平脉冲时，将第16~23个时钟对应din的8个值分别赋给dout[0]~dout[7]。 1 module test_cnt( 2 clk , 3 rst_n , 4 din_vld , 5 din , 6 dout 阅读全文
posted @ 2022-03-04 09:56 MyBooks 阅读(49) 评论(0) 推荐(0)
计数器阶段三 - 练习四
摘要： 题目：输入din 和din_vld均为1，输出dout_vld 为1位，dout为8位。复位后，第一次din_vld = 1时，将当前的din赋给dout[7] ，第二次赋给dout[6] ， 以此类推，第八次时赋给dout[0]，同时产生dout_vld的脉冲。然后循环。 1 module tes 阅读全文
posted @ 2022-03-04 09:02 MyBooks 阅读(104) 评论(1) 推荐(0)