摘要： 今天学习了时序乘法器与序列乘法器，时序乘法器的思路是利用时钟做周期性乘法，具体内容见书籍《verilog 应用设计实例》的290页，代码如下： module test_net(x_in, y_in, clk, ini, p_out, done); parameter N = 8, M = 4; in 阅读全文