2021年8月12日
FPGA学习笔记（一）------流水灯
摘要： 遇到的问题： 1、Error: Top-level design entity "simulate" is undefined verilog文件（.v）里的模块名和顶层实体名(Top-level design entity，一般就是.v文件的文件名)不一致。 2、中文 ！和 英文 ! 的区别。 3 阅读全文
posted @ 2021-08-12 23:37 祥玉汪 阅读(247) 评论(0) 推荐(0)